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參數(shù)資料
| 型號(hào)： | CY3930V484-125BBI |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | CPLDs at FPGA Densities |
| 中文描述： | CPLD器件在FPGA的密度 |
| 文件頁(yè)數(shù)： | 47/86頁(yè) |
| 文件大?。?/td> | 1212K |
| 代理商： | CY3930V484-125BBI |
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Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 51 of 86
188[19]
IO7
189[19]
IO7
190[19]
IO/VREF7
191
VCCIO7
192
IO7
193
IO7
194
IO7
195
IO7
196
IO/VREF7
197
IO7
198
IO7
199
VCCIO7
200
IO7
201
IO/VREF7
202
IO7
203
IO7
204
IO7
205
GND
206
GCLK3
207
GND
208
GCTL3
Table 11. 208 EQFP/PQFP Pin Table (continued)
Pin
CY39030
CY39050
CY39100
CY39165
CY39200
Table 12. 388 BGA Pin Table
Pin
CY39050
CY39100
CY39165
CY39200
A1
GND
A2
NC
IO7
A3
IO7IO7
A4
IO7IO7
A5
IO7IO7
A6
IO7IO7
A7
IO7IO7
A8
NC
IO/VREF7
A9
IO7IO7
A10
IO7
A11
IO/VREF7
A12
IO7
A13[19]
IO7IO7
A14[19]
IO6IO6
A15
IO6
A16
GND
A17
IO6
A18
IO6
Note:
19. Capacitance on these I/O pins meets the PCI spec (rev. 2.2), which requires IDSEL pin in a PCI design to have capacitance less than or equal to 8 pf. In the
document titled “Delta39K CPLD Family data sheet”, this spec is defined as CPCI. All other I/O pins have a capacitance less than or equal to 10 pf.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY3950V484-125BBI | CPLDs at FPGA Densities |
| CY2308ZXC-1H | 3.3V Zero Delay Buffer |
| CY2308ZXC-5H | 3.3V Zero Delay Buffer |
| CY7C1069AV33-10BAI | 2M x 8 Static RAM |
| CY7C1069AV33-10ZC | 2M x 8 Static RAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY3930V484-125BGC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V484-125BGI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V484-125MBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V484-125MBI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930Z208-125BBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
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