參數(shù)資料
型號： CY7C1472V25
廠商： Cypress Semiconductor Corp.
英文描述： 72-Mbit(2M x 36/4M x 18/1M x 72) Pipelined SRAM with NoBL⑩ Architecture
中文描述： 72兆位（2米x 36/4M x 18/1M × 72）的總線延遲⑩架構(gòu)流水線的SRAM
文件頁數(shù)： 20/28頁
文件大?。?/td> 378K
代理商： CY7C1472V25
PRELIMINARY
CY7C1470V33
CY7C1472V33
CY7C1474V33
Document #: 38-05289 Rev. *E
Page 20 of 28
Capacitance
[15]
Thermal Resistance
[15]
Parameter
C
ADDRESS
C
DATA
C
CTRL
C
CLK
C
I/O
Description
Test Conditions
T
A
= 25
°
C, f = 1 MHz,
V
DD
= 3.3V
V
DDQ
= 2.5V
TQFP
Max.
6
5
8
6
5
209-BGA
Max.
6
5
8
6
5
165-fBGA
Max.
6
5
8
6
5
Unit
pF
pF
pF
pF
pF
Address Input Capacitance
Data Input Capacitance
Control Input Capacitance
Clock Input Capacitance
Input/Output Capacitance
Parameters
Θ
JA
Description
Test Conditions
Test conditions follow standard
test methods and procedures for
measuring thermal impedance,
per EIA / JESD51.
165 fBGA
Package
16.3
209 BGA
Package
15.2
TQFP
Package
24.63
Unit
°
C/W
Thermal Resistance
(Junction to Ambient)
Thermal Resistance
(Junction to Case)
Θ
JC
2.1
1.7
2.28
°
C/W
AC Test Loads and Waveforms
Note:
15.Tested initially and after any design or process changes that may affect these parameters.
OUTPUT
R = 317
R = 351
5 pF
INCLUDING
JIG AND
SCOPE
(a)
(b)
OUTPUT
R
L
= 50
Z
0
= 50
V
L
= 1.5V
3.3V
ALL INPUT PULSES
V
DDQ
GND
90%
10%
90%
10%
≤
1 ns
≤
1 ns
(c)
3.3V I/O Test Load
OUTPUT
R = 1667
R = 1538
5 pF
INCLUDING
JIG AND
SCOPE
(a)
(b)
OUTPUT
R
L
= 50
Z
0
= 50
V
L
= 1.25V
2.5V
ALL INPUT PULSES
V
DDQ
GND
90%
10%
90%
10%
≤
1 ns
≤
1 ns
(c)
2.5V I/O Test Load
相關(guān)PDF資料
PDF描述
CY7C1472V25-167BZXC 72-Mbit(2M x 36/4M x 18/1M x 72) Pipelined SRAM with NoBL⑩ Architecture
CY7C1472V25-200AXC 72-Mbit(2M x 36/4M x 18/1M x 72) Pipelined SRAM with NoBL⑩ Architecture
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CY7C1472V25-200BZXC 72-Mbit(2M x 36/4M x 18/1M x 72) Pipelined SRAM with NoBL⑩ Architecture
CY7C1472V25-250AXC 72-Mbit(2M x 36/4M x 18/1M x 72) Pipelined SRAM with NoBL⑩ Architecture
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參數(shù)描述
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