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參數(shù)資料
| 型號(hào)： | CY7C1483V33-100BZXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18/1M x 72) Flow-Through SRAM |
| 中文描述： | 4M X 18 CACHE SRAM, 8.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, LEAD FREE, FBGA-165 |
| 文件頁(yè)數(shù)： | 23/30頁(yè) |
| 文件大?。?/td> | 998K |
| 代理商： | CY7C1483V33-100BZXI |
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CY7C1481V33
CY7C1483V33
CY7C1487V33
Document #: 38-05284 Rev. *H
Page 23 of 30
Figure 2. Write Cycle Timing
[21, 22]
Timing Diagrams
(continued)
tCYC
tCL
CLK
tADH
tADS
ADDRESS
tCH
tAH
tAS
A1
tCEH
tCES
High-Z
BURST READ
BURST WRITE
D(A2)
D(A2 + 1)
D(A2 + 1)
D(A1)
D(A3)
D(A3 + 1)
D(A3 + 2)
D(A2 + 3)
A2
A3
Extended BURST WRITE
D(A2 + 2)
Single WRITE
tADH
tADS
tADH
tADS
tOEHZ
tADVH
tADVS
tWEH
tWES
tDH
tDS
t
WEH
tWES
Byte write signals are ignored for first cycle when
ADSP initiates burst
ADSC extends burst
ADV suspends burst
DON’T CARE
UNDEFINED
ADSP
ADSC
BWE, BW
X
GW
CE
ADV
OE
Data in (D)
Data Out (Q)
Note
22. Full width write can be initiated by either GW LOW; or by GW HIGH, BWE LOW, and BW
X
LOW.
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PDF描述 |
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參數(shù)描述 |
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