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參數(shù)資料
| 型號(hào)： | CY7C1483V33-133AXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18/1M x 72) Flow-Through SRAM |
| 中文描述： | 4M X 18 CACHE SRAM, 6.5 ns, PQFP100 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, LEAD FREE, MS-026, TQFP-100 |
| 文件頁(yè)數(shù)： | 22/30頁(yè) |
| 文件大?。?/td> | 998K |
| 代理商： | CY7C1483V33-133AXI |
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CY7C1481V33
CY7C1483V33
CY7C1487V33
Document #: 38-05284 Rev. *H
Page 22 of 30
Timing Diagrams
Figure 1. Read Cycle Timing
[21]
tCYC
tCL
CLK
tADH
tADS
ADDRESS
tCH
tAH
tAS
A1
tCEH
tCES
Data Out (Q)
High-Z
tCLZ
tDOH
tCDV
tOEHZ
tCDV
Single READ
BURST
READ
tOEV
tOELZ
tCHZ
Burst wraps around
to its initial state
tADVH
tADVS
tWEH
tWES
tADH
tADS
Q(A2)
Q(A2 + 1)
Q(A2 + 2)
Q(A1)
Q(A2)
Q(A2 + 1)
Q(A2 + 2)
Q(A2 + 3)
A2
ADV suspends burst
Deselect Cycle
DON’T CARE
UNDEFINED
ADSP
ADSC
GW, BWE, BW
X
CE
ADV
OE
Note
21.On this diagram, when CE is LOW: CE
1
is LOW, CE
2
is HIGH, and CE
3
is LOW. When CE is HIGH: CE
1
is HIGH, CE
2
is LOW, or CE
3
is HIGH.
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PDF描述 |
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