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參數(shù)資料
| 型號(hào)： | CY7C1484V25-250BZXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
| 中文描述： | 2M X 36 CACHE SRAM, 3 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, LEAD FREE, FBGA-165 |
| 文件頁數(shù)： | 19/26頁 |
| 文件大小： | 906K |
| 代理商： | CY7C1484V25-250BZXI |
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CY7C1484V25
CY7C1485V25
Document #: 38-05286 Rev. *H
Page 19 of 26
Switching Waveforms
Figure 1
shows read cycle timing waveforms.
[18]
Figure 1. Read Cycle Timing
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A1
tCEH
tCES
GW, BWE,BW
Data Out (DQ)
High-Z
tDOH
tCO
ADV
tOEHZ
tCO
Single READ
BURST READ
tOEV
tOELZ
tCHZ
Burst wraps around
to its initial state
tADVH
tADVS
tWEH
tWES
tADH
tADS
Q(A2)
Q(A2 + 1)
Q(A2 + 2)
Q(A1)
Q(A2)
Q(A2 + 1)
Q(A3)
Q(A2 + 3)
A2
A3
Deselect
cycle
Burst continued with
new base address
ADV suspends burst
DON’T CARE
UNDEFINED
X
CLZ
t
Note
18.On this diagram, when CE is LOW: CE
1
is LOW, CE
2
is HIGH, and CE
3
is LOW. When CE is HIGH: CE
1
is HIGH, CE
2
is LOW, or CE
3
is HIGH.
[+] Feedback
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1485V25 | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
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| CY7C1485V25-167AXI | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
| CY7C1485V25-167BZC | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| CY7C150-10DC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C150-15PC | 制造商:Rochester Electronics LLC 功能描述:4K (1K X 4)- 24 PIN 300 MIL SEPARATE I/O & RESET SRAM - Bulk |
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