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參數(shù)資料
| 型號： | CY7C1485V25-167BZI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
| 中文描述： | 4M X 18 CACHE SRAM, 3.4 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, FBGA-165 |
| 文件頁數(shù)： | 21/26頁 |
| 文件大小： | 906K |
| 代理商： | CY7C1485V25-167BZI |
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CY7C1484V25
CY7C1485V25
Document #: 38-05286 Rev. *H
Page 21 of 26
Figure 3
shows read/write cycle timing waveforms.
[18, 20, 21]
Figure 3. Read/Write Cycle Timing
Switching Waveforms
(continued)
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A2
tCEH
tCES
Data Out (Q)
High-Z
ADV
Single WRITE
D(A3)
A4
A5
A6
D(A5)
D(A6)
Data In (D)
BURST READ
Back-to-Back READs
High-Z
Q(A2)
Q(A1)
Q(A4)
Q(A4+1)
Q(A4+2)
tWEH
tWES
Q(A4+3)
tOEHZ
tDH
tDS
tOELZ
tCLZ
tCO
Back-to-Back
WRITEs
A1
BWE, BW
X
A3
DON’T CARE
UNDEFINED
Notes
20.The data bus (Q) remains in high-Z following a write cycle, unless a new read access is initiated by ADSP or ADSC.
21.GW is HIGH.
[+] Feedback
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1485V25-167BZXC | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| CY7C150-10DC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C150-15PC | 制造商:Rochester Electronics LLC 功能描述:4K (1K X 4)- 24 PIN 300 MIL SEPARATE I/O & RESET SRAM - Bulk |
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