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參數(shù)資料
| 型號： | CY7C1485V25-250AXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM |
| 中文描述： | 4M X 18 CACHE SRAM, 3 ns, PQFP100 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, LEAD FREE, PLASTIC, MS-026, TQFP-100 |
| 文件頁數(shù)： | 22/26頁 |
| 文件大?。?/td> | 906K |
| 代理商： | CY7C1485V25-250AXI |
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CY7C1484V25
CY7C1485V25
Document #: 38-05286 Rev. *H
Page 22 of 26
Figure 4
shows ZZ mode timing waveforms.
[22, 23]
Figure 4. ZZ Mode Timing
Switching Waveforms
(continued)
tZZ
I
SUPPLY
CLK
ZZ
tZZREC
ALL INPUTS
(except ZZ)
DON’T CARE
IDDZZ
tZZI
tRZZI
Outputs (Q)
High-Z
DESELECT or READ Only
Notes
22.Device must be deselected when entering ZZ mode. See
“Truth Table” on page 8
for all possible signal conditions to deselect the device.
23.DQs are in high-Z when exiting ZZ sleep mode
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相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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