參數(shù)資料
型號(hào)： CY7C1510V18_06
廠(chǎng)商： Cypress Semiconductor Corp.
英文描述： 72-Mbit QDR-II⑩ SRAM 2-Word Burst Architecture
中文描述： 72兆位QDR - II型⑩SRAM的2字突發(fā)結(jié)構(gòu)
文件頁(yè)數(shù)： 23/27頁(yè)
文件大?。?/td> 458K
代理商： CY7C1510V18_06
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
Document #: 38-05489 Rev. *D
Page 23 of 27
Switching Waveforms
[29, 30, 31]
Read/Write/Deselect Sequence
Notes:
29.Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e, A0+1.
30.Output are disabled (High-Z) one clock cycle after a NOP.
31.In this example, if address A2 = A1,then data Q20 = D10 and Q21 = D11. Write data is forwarded immediately as read results. This note applies to the whole
diagram
K
1
2
3
4
5
8
10
6
7
K
RPS
WPS
A
D
READ
READ
WRITE
WRITE
WRITE
NOP
READ
WRITE
NOP
9
A0
tKH
tKHKH
tKL
tCYC
t
tHC
tSAtHA
tSD
tHD
SC
tSAtHA
tSD
tHD
A6
A5
A3
A4
A1
A2
D30
D50
D51
D61
D31
D11
D10
D60
Q
C
C
DON’T CARE
UNDEFINED
t
CQ
CQ
tKHCH
tCO
tKHCH
tCLZ
CHZ
tKH
tKL
Q00
Q01
Q20
tKHKH
tCYC
Q21
Q40
Q41
tCQD
tDOH
tCCQO
tCQOH
tCCQO
tCQOH
tCQDOH
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PDF描述
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CY7C1510V18-167BZXC 72-Mbit QDR-II⑩ SRAM 2-Word Burst Architecture
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CY7C1510V18-200BZI 72-Mbit QDR-II⑩ SRAM 2-Word Burst Architecture
CY7C1510V18-200BZXC 72-Mbit QDR-II⑩ SRAM 2-Word Burst Architecture
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