參數(shù)資料
型號(hào)： CY8C22213-24SI
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類(lèi)： 外設(shè)及接口
英文描述： PSoC Mixed Signal Array
中文描述： MULTIFUNCTION PERIPHERAL, PDSO20
封裝： 0.300 INCH, MO-119, SOIC-20
文件頁(yè)數(shù)： 270/304頁(yè)
文件大?。?/td> 2956K
代理商： CY8C22213-24SI
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26. I2C
CY8C22xxx Preliminary Data Sheet
270
Document No. 38-12009 Rev. *D
December 22, 2003
Slave mode is not enabled: The Start Gen bit will remain
set and the Start will be queued, until the bus becomes
free and the Start condition will be subsequently gener-
ated. An interrupt will be generated at a later time, when
the Start and address byte has been transmitted.
3.
The Start is generated, but the Master loses arbitration
to another Master in a Multi-Master environment. The
resulting behavior depends upon whether Slave mode is
enabled.
Slave mode is enabled: A Start and address byte inter-
rupt will be generated. When reading the I2C_MSCR,
the Master will see the Start Gen bit cleared, indicating
that the Start was generated. However, the Lost Arb bit
will be set in the I2C_SCR register. The Address status
will also be set, indicating that the block has been
addressed as a Slave. The firmware may then ACK or
NACK the address to continue the transfer.
Slave mode is not enabled: A Start and address byte
interrupt will be generated. The Start Gen bit will be
cleared and the Lost Arb bit will be set. The hardware
will wait for command input, stalling the bus if necessary.
In this case, the Master will clear the I2C_SCR register,
to release the bus and allow the transfer to continue, and
the block will idle.
Other cases where the Start bit may be used to generate a
Start condition are as follows:
1.
When a Master is finished with a transfer, a NACK will be
written to the I2C_SCR register, in the case of the Mas-
ter receiver, or the transmit bit will be cleared, in case of
a Master transmitter. Normally, the action will free the
stall and generate a Stop condition. However, if the Start
bit is set and an address is written into the data register
prior to the I2C_SCR write, a Stop, followed immediately
by a Start (minimum bus free time), will be generated. In
this way, messages may be chained.
2.
When a Master transmitter is NACKed, an automatic
Stop condition is generated on the subsequent I2C_SCR
write. However, if the Start Gen bit has previously been
set, the Stop will be immediately followed by a Start con-
diton.
For additional information, reference the
I2C_MSCR register
on page 128
.
26.4
Timing Diagrams
26.4.1
Clock Generation
Figure 26-4
illustrates the I2C input clocking scheme. The
SYSCLK pin is an input into a four-stage ripple divider that
provides the baud rate selections. When the block is dis-
abled, all internal state is held in a reset state. When either
the Master or Slave Enable bits in the I2C_CFG register are
set, the reset is synchronously released and the clock gen-
eration is enabled. Two taps from the ripple divider are
selectable (/4, /16) from the Clock Rate bits in the I2C_CFG
register. As an additional option, the block may be clocked
directly from SYSCLK, to achieve the highest baud rate. If
any of the two divider taps is selected, that clock is resyn-
chronized to SYSCLK. The resulting clock is routed to all of
the synchronous elements in the design.
Figure 26-4. I2C Input Clocking
I/O WRITE
SYSCLK
4
2
8
16
Two SYSCLKS to first block clock.
ENABLE
BLOCK RESET
RESYNC CLOCK
Default
16
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PDF描述
CY8C22213-24SIT PSoC Mixed Signal Array
CY8C24794-SPAX PSoCTM Mixed-Signal Array
CY8C24794-SPE PSoCTM Mixed-Signal Array
CY8C24794-SPI Explosion-Proof Limit Switches Series CX: Short Housing: Top Plunger; 1NC 1NO SPDT Snap Action; Number of internal basic switches BZ: 1; 0.75 in - 14NPT conduit
CY8C24794-SPLFX Environmentally sealed limit switch with Leadwire termination, Rotary Roller Lever actuation, Double Pole Double Throw (DPDT) Circuitry, 5 A (Resistive) ampere rating at 28 Vdc, Military Part Number MS21320-1
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參數(shù)描述
CY8C22213-24SIT 功能描述:IC MCU 2K FLASH 256B 20-SOIC RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:PSOC®1 CY8C22xxx 標(biāo)準(zhǔn)包裝:60 系列:BlueStreak ; LH7 核心處理器:ARM7 芯體尺寸:32-位 速度:84MHz 連通性:EBI/EMI，SPI，SSI，SSP，UART/USART 外圍設(shè)備:欠壓檢測(cè)/復(fù)位，DMA，LCD，POR，PWM，WDT 輸入/輸出數(shù):76 程序存儲(chǔ)器容量:- 程序存儲(chǔ)器類(lèi)型:ROMless EEPROM 大小:- RAM 容量:32K x 8 電壓 - 電源 (Vcc/Vdd):1.7 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤(pán)
CY8C22345 制造商:CYPRESS 制造商全稱(chēng):Cypress Semiconductor 功能描述:PSoC Programmable System-on-Chip
CY8C22345-12PVXE 功能描述:可編程片上系統(tǒng) - PSoC M8C 8bit Flash 16KB RoHS:否 制造商:Cypress Semiconductor 核心:8051 處理器系列:CY8C36 數(shù)據(jù)總線(xiàn)寬度:8 bit 最大時(shí)鐘頻率:67 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:4 KB 片上 ADC:Yes 工作電源電壓:0.5 V to 5.5 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:QFN-68 安裝風(fēng)格:SMD/SMT
CY8C22345-12PVXET 功能描述:可編程片上系統(tǒng) - PSoC M8C 8bit Flash 16KB RoHS:否 制造商:Cypress Semiconductor 核心:8051 處理器系列:CY8C36 數(shù)據(jù)總線(xiàn)寬度:8 bit 最大時(shí)鐘頻率:67 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:4 KB 片上 ADC:Yes 工作電源電壓:0.5 V to 5.5 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:QFN-68 安裝風(fēng)格:SMD/SMT
CY8C22345-24PVXA 功能描述:可編程片上系統(tǒng) - PSoC 24 I/O 16K FLASH 1K SRAM RoHS:否 制造商:Cypress Semiconductor 核心:8051 處理器系列:CY8C36 數(shù)據(jù)總線(xiàn)寬度:8 bit 最大時(shí)鐘頻率:67 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:4 KB 片上 ADC:Yes 工作電源電壓:0.5 V to 5.5 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:QFN-68 安裝風(fēng)格:SMD/SMT
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