參數(shù)資料
型號： CY8C22213-24SIT
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： 外設(shè)及接口
英文描述： PSoC Mixed Signal Array
中文描述： MULTIFUNCTION PERIPHERAL, PDSO20
封裝： 0.300 INCH, MO-119, SOIC-20
文件頁數(shù)： 71/304頁
文件大小： 2956K
代理商： CY8C22213-24SIT
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December 22, 2003
Document No. 38-12009 Rev. *D
71
11.
Phase Locked Loop (
PLL
)
This chapter briefly presents the Phase Locked Loop (PLL) and its associated registers.
11.1
Architectural Description
A Phase-Locked Loop (PLL) function generates the system
clock with crystal accuracy. It is designed to provide a
23.986 MHz oscillator when utilized with an external 32.768
kHz crystal.
Although the PLL tracks crystal accuracy, it requires time to
lock onto the reference frequency when first starting. The
length of time depends on the PLLGAIN controlled by bit 7
of the OSC_CR2 register. If this bit is held low, the lock time
will be less than 10 ms. If this bit is held high, the lock time
will be on the order of 50 ms. After lock is achieved, it is rec-
ommended that this bit be forced high to decrease the jitter
on the output. If longer lock time is tolerable, the PLLGAIN
bit can be held high all the time.
After the External Crystal Oscillator has been selected and
enabled, the following procedure should be followed to
enable the PLL and allow for proper frequency lock.
Select a CPU frequency of 3 MHz or less.
I
Enable the PLL.
I
Wait between 10 and 50 ms, depending on the
OSC_CR2 register bit 7.
I
Set CPU to a faster frequency, if desired. To do this,
write the bits CPU Speed[2:0] in the OSC_CR0 register.
The CPU frequency will immediately change when these
bits are set.
I
If the proper settings are selected in PSoC Designer, the
above steps are automatically done in boot.asm.
11.2
Register Definitions
11.2.1
OSC_CR0 Register
Bit 7: 32k Select.
By default, the 32 kHz clock source is
the Internal Low-Speed Oscillator (ILO). Optionally, the
External Crystal Oscillator (ECO) may be selected.
Bit 6: PLL Mode.
This is the only bit in the OSC_CR0 reg-
ister that directly influences the PLL. When set, this bit
enables the PLL. The EXTCLKEN bit in the OSC_CR2 reg-
ister should be set low during PLL operation.
Bit 5: No Buzz.
Normally, when the Sleep bit is set in the
CPU_SCR register, all chip systems are powered down,
including the Band Gap reference. However, to facilitate the
detection of POR and LVD events at a rate higher than the
Sleep Interval, the Band Gap circuit is powered up periodi-
cally for about 60 us at the Sleep System Duty cycle (set in
ECO_TR), which is independent of the Sleep Interval and
typically higher. When the No Buzz bit is set, the Sleep Sys-
tem Duty Cycle value is overridden, and the Band Gap cir-
cuit is forced to be on during sleep. This results in faster
response to an LVD or POR event (continuous detection as
opposed to periodic), at the expense of slightly higher aver-
age sleep current.
Bits 4 and 3: Sleep[1:0].
The available sleep interval
selections are shown in
Table 11-2
. It must be remembered
that when the ILO is the selected 32 kHz clock source, sleep
intervals are approximate.
Table 11-1. Phase Locked Loop Registers
Address
1,E0h
Name
Bit 7
Bit 6
Bit 5
No Buzz
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Access
RW : 00
OSC_CR0
32k Select
PLL Mode
Sleep[1:0]
CPU Speed[2:0]
1,E2h
OSC_CR2
PLLGAIN
EXTCLKEN
IMODIS
SYSCLKX2
DIS
RW : 00
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