參數(shù)資料
型號(hào)： DS3154DK
廠商： Maxim Integrated Products, Inc.
英文描述： Quad DS3/E3/STS-1 LIU Demo Kit
中文描述： 四路DS3/E3/STS-1 LIU演示套件
文件頁數(shù)： 21/60頁
文件大?。?/td> 788K
代理商： DS3154DK
DS3151/DS3152/DS3153/DS3154 Single/Dual/Triple/Quad DS3/E3/STS-1 LIUs
21 of 60
Register Name:
Register Description:
Register Address:
Bit
Name
Default
Bit 5: Transmitter Driver Monitor Interrupt Enable (TDMIE)
0 = mask TDML interrupt
1 = enable TDML interrupt
Bit 4: PRBS Detector Interrupt Enable (PRBSIE)
0 = mask PRBSL interrupt
1 = enable PRBSL interrupt
Bit 3: PRBS Detector Bit-Error Interrupt Enable (PBERIE)
0 = mask PBERL interrupt
1 = enable PBERL interrupt
Bit 2: Receiver Line-Code Violation Interrupt Enable (RCVIE)
0 = mask RCVL interrupt
1 = enable RCVL interrupt
Bit 1: Receiver Loss-of-Clock Lock Interrupt Enable (RLOLIE)
0 = mask RLOLL interrupt
1 = enable RLOLL interrupt
Bit 0: Receiver Loss-of-Signal Interrupt Enable (RLOSIE)
0 = mask RLOSL interrupt
1 = enable RLOSL interrupt
Register Name:
Register Description:
Register Address:
Bit
7
6
Name
RCV[7]
RCV[6]
Default
0
0
Register Name:
Register Description:
Register Address:
Bit
7
6
Name
RCV[15]
RCV[14]
Default
0
0
Bits 15 to 0: Receiver Code-Violation Counter Register (RCV[15:0]).
The RCV registers form a 16-bit register
for reading the line-code violation counter value. The registers are updated with the line-code violation counter
value when the RCVUD control bit is toggled low to high. After the RCV registers are updated, the line-code
violation counter is cleared. The counter operates in two modes, depending on the setting of the ITU bit in the RCR
register. See the RCR register description for details about the ITU control bit.
SRIEn
Status Register Interrupt Enable
05h, 15h, 25h, 35h
7
—
—
6
—
—
5
4
3
2
1
0
TDMIE
0
PRBSIE
0
PBERIE
0
RCVIE
0
RLOLIE
0
RLOSIE
0
RCVLn
Receiver Code-Violation Count Register (Low Byte)
06h, 16h, 26h, 36h
5
4
3
2
1
0
RCV[5]
0
RCV[4]
0
RCV[3]
0
RCV[2]
0
RCV[1]
0
RCV[0]
0
RCVHn
Receiver Code-Violation Count Register (High Byte)
07h, 17h, 27h, 37h
5
4
3
2
1
0
RCV[13]
0
RCV[12]
0
RCV[11]
0
RCV[10]
0
RCV[9]
0
RCV[8]
0
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