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參數(shù)資料
| 型號(hào)： | DS33R41+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 224/335頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETHERNET MAP 400-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 收發(fā)器 |
| 驅(qū)動(dòng)器/接收器數(shù)： | 4/4 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS33R41 Inverse-Multiplexing Ethernet Mapper with Quad Integrated T1/E1/J1 Transceivers
30 of 335
NAME
PIN
TYPE
FUNCTION
SYSTEM CLOCKS
SYSCLKI
Y14
I
System Clock In. 100MHz System Clock input to the DS33R41, used for
internal operation. This clock is buffered and provided at SDCLKO for the
SDRAM interface. The DS33R41 also provides a divided version output
at the REF_CLKO pin. A clock supply with
±100ppm frequency accuracy
is suggested.
BPCLK1
L3
O
Backplane Clock, Transceiver 1. A user-selectable synthesized clock
output that is referenced to the clock that is output at the RCLK1 pin.
BPCLK2
G8
O
Backplane Clock, Transceiver 2. A user-selectable synthesized clock
output that is referenced to the clock that is output at the RCLK2 pin.
MCLK1
K2
I
Master Clock for Transceiver 1 and Transceiver 2. A (50ppm) clock
source. This clock is used internally for both clock/data recovery and for
the jitter attenuator for both T1 and E1 modes. The clock rate can be
16.384MHz, 8.192MHz, 4.096MHz, or 2.048MHz. When using the
transceiver in T1-only operation a 1.544MHz (50ppm) clock source can
be used. MCLK1 and MCLK2 can be driven from a common clock.
MCLK2
L12
I
Master Clock for Transceiver 3 and Transceiver 4. A (50ppm) clock
source. This clock is used internally for both clock/data recovery and for
the jitter attenuator for both T1 and E1 modes. The clock rate can be
16.384MHz, 8.192MHz, 4.096MHz, or 2.048MHz. When using the
transceiver in T1-only operation a 1.544MHz (50ppm) clock source can
be used. MCLK1 and MCLK2 can be driven from a common clock.
JTAG INTERFACES
JTCLK1
J17
Ipu
JTAG Clock for the Ethernet Mapper. This signal is used to shift data
into JTDI1 on the rising edge and out of JTDO1 on the falling edge.
JTDI1
K17
Ipu
JTAG Data In for the Ethernet Mapper. Test instructions and data are
clocked into this pin on the rising edge of JTCLK1. This pin has a 10k
Ω
pullup resistor.
JTRST1
G14
Ipu
JTAG Reset for the Ethernet Mapper.
JTRST1 is used to
asynchronously reset the test access port controller. After power up, a
rising edge on
JTRST1 will reset the test port and cause the device I/O to
enter the JTAG DEVICE ID mode. Pulling
JTRST1 low restores normal
device operation.
JTRST1 is pulled HIGH internally via a 10k
Ω resistor
operation. If boundary scan is not used, this pin should be held low.
JTDO1
H14
Oz
JTAG Data Out for the Ethernet Mapper. Test instructions and data are
clocked out of this pin on the falling edge of JTCLK1. If not used, this pin
should be left unconnected.
JTMS1
G13
Ipu
JTAG Mode Select for the Ethernet Mapper. This pin is sampled on the
rising edge of JTCLK1 and is used to place the test access port into the
various defined IEEE 1149.1 states. This pin has a 10k
Ω pullup resistor.
JTCLK2
P9
Ipu
JTAG Clock 2 for the T1/E1/J1 Transceivers. This signal is used to shift
data into JTDI2 on the rising edge and out of JTDO2 on the falling edge
JTDI2
C7
Ipu
JTAG Data In 2 for the T1/E1/J1 Transceivers. Test instructions and
data are clocked into this pin on the rising edge of JTCLK2. This pin has a
10k
Ω pullup resistor.
JTRST2
L13
Ipu
JTAG Reset 2 for the T1/E1/J1 Transceivers.
JTRST2 is used to
asynchronously reset the test access port controller. After power-up,
JTRST2 must be toggled from low to high. This action will set the device
into the JTAG DEVICE ID mode. Normal device operation is restored by
pulling
JTRST2 low. JTRST2 is pulled HIGH internally via a 10k
Ω resistor
operation.
JTDO2
L10
Oz
JTAG Data Out 2 for the T1/E1/J1 Transceivers. Test instructions and
data are clocked out of this pin on the falling edge of JTCLK2. If not used,
this pin should be left unconnected.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| DS33R41+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Inv-Mult Enet Mapper w/Quad T1/E1/J1 Trx RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS33W11+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Ethernet Over PDH Mapping Devices RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS33W11DK+ | 功能描述:以太網(wǎng)開發(fā)工具 1/1 E-Net - PDH Design Kit RoHS:否 制造商:Micrel 產(chǎn)品:Evaluation Boards 類型:Ethernet Transceivers 工具用于評(píng)估:KSZ8873RLL 接口類型:RMII 工作電源電壓: |
| DS33W41+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Ethernet Over PDH Mapping Devices RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS33X11+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Ethernet Over PDH Mapping Devices RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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