參數(shù)資料
型號(hào)： EP1S40B1508C5ES
廠商： Altera Corporation
英文描述： PC PHONO PLUGS AND BINDING POSTS
中文描述： Stratix系列器件數(shù)據(jù)手冊(cè)
文件頁(yè)數(shù)： 288/290頁(yè)
文件大?。?/td> 3559K
代理商： EP1S40B1508C5ES
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Index–4
Altera Corporation
Stratix Device Handbook, Volume 1
Fast Regional Clock External I/O Timing
Parameters
4–49
Global Clock External I/O Timing
Parameters
4–50
Regional Clock External I/O Timing
Parameters
4–50
EP1S60 Devices
Column Pin
Fast Regional Clock External I/O Timing
Parameters
Global Clock External I/O Timing
Parameters
Regional Clock External I/O Timing
Parameters
M-RAM
Interface Locations
Row Pin
Fast Regional Clock External I/O Timing
Parameters
Global Clock External I/O Timing
Parameters
Regional Clock External I/O Timing
Parameters
EP1S80 Devices
Column Pin
Fast Regional Clock External I/O Timing
Parameters
Global Clock External I/O Timing
Parameters
Regional Clock External I/O Timing
Parameters
Global
Clock
External
Parameters
4–56
Row Pin
Fast Regional Clock External I/O Timing
Parameters
Regional Clock External I/O Timing
Parameters
4–51
4–52
4–51
2–38
4–52
4–53
4–53
4–54
4–55
4–54
I/O
Timing
4–55
4–56
H
HSTL
Class I Specifications
Class II Specifications
4–14
,
4–15
4–14
,
4–15
I
I/O
Standards
1.5-V
4–14
,
4–15
I/O Specifications
4–4
1.8-V
I/O Specifications
4–4
2.5-V
I/O Specifications
4–13
LVDS I/O Specifications
PCI Specifications
PCML Specifications
Advanced I/O Standard Support
Column I/O Block Connection to the
Interconnect
2–107
Column Pin
Input Delay Adders
Control Signal Selection per IOE
CTT I/O Specifications
Differential
LVDS
Termination
2–128
External I/O Delay Parameters
GTL+ I/O Specifications
High-Speed
Differential
Support
2–130
HyperTransport
Specifications
I/O Banks
2–125
I/O Structure
2–104
I/O Support by Bank
IOE Structure
2–105
LVCMOS Specifications
LVDS
Performance
Input
2–103
LVPECL Specifications
LVTTL Specifications
MultiVolt I/O Interface
MultiVolt I/O Support
Output Delay Adders for Fast Slew Rate
on Column Pins
Output Delay Adders for Fast Slew Rate
on Row Pins
4–69
Output Delay Adders for Slow Slew Rate
on Column Pins
Package Options & I/O Pin Counts
Receiver Input Waveforms for Differential
4–3
3.3-V
4–6
4–9
4–8
2–122
4–66
2–109
4–16
Input
On-Chip
4–66
4–10
I/O
Technology
4–9
2–126
4–3
on
Fast
PLL
4–8
4–3
2–129
2–130
4–68
4–70
1–4
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PDF描述
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