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參數(shù)資料
| 型號： | EP7211 |
| 廠商： | Cirrus Logic, Inc. |
| 英文描述： | HIGH-PERFORMANCE ULTRA-LOW-POWER SYSTEM-ON-CHIP WITH LCD CONTROLLER |
| 中文描述： | 高性能超低功耗系統(tǒng)與LCD控制器芯片 |
| 文件頁數(shù)： | 123/166頁 |
| 文件大?。?/td> | 2623K |
| 代理商： | EP7211 |
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EP7211
High-Performance Ultra-Low-Power System-on-Chip with LCD Controller
123
Register Descriptions
DS352PP3
JUL 2001
The following figure shows MCDR1. Note that the transmit and receive telecom FIFOs are cleared
when the device is reset, or by writing a zero to MCE (MCP disabled). Also, note that writes to
reserved bits are ignored and reads return zeros.
Figure 5-2. MCP Data Register 1: MCDR1
Address: 0x 8000 200C
MCP Data Register 1: MCDR1
Read/Write
Bit
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Reserved
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Bottom of Telecom Receive FIFO
0
0
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Read Access
Bit
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Reserved
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Top of Telecom Transmit FIFO
0
0
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Write Access
Table 5-15. MCP Data Register 1
Bit
Name
Description
1
–
0
—
Reserved for future enhancements
Read
—
Data returned, but UCB1100 currently zero fills these two bits
Write
—
MCP
’
s transmit logic sends these bits, even though they are ignored by the UCB1100
15
–
2
Telecom
Data
Transmit/Receive Telecom FIFO Data
Read
—
Bottom of Telecom Receive FIFO data
Write
—
Top of Telecom Transmit FIFO data
31
–
16
—
Reserved
相關PDF資料 |
PDF描述 |
|---|---|
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| EP7211-CV-A | HIGH-PERFORMANCE ULTRA-LOW-POWER SYSTEM-ON-CHIP WITH LCD CONTROLLER |
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| EP7212-CB-A | HIGH-PERFORMANCE, LOW-POWER SYSTEM-ON-CHIP WITH LCD CONTROLLER AND DIGITAL AUDIO INTERFACE(DAI) |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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