參數(shù)資料
型號： EPF10K50S
英文描述： Programmable Logic
中文描述： 可編程邏輯
文件頁數(shù)： 90/138頁
文件大?。?/td> 2116K
代理商： EPF10K50S
Altera Corporation
55
FLEX 10K Embedded Programmable Logic Family Data Sheet
Figure 26. FLEX 10K Device IOE Timing Model
Figure 27. FLEX 10K Device EAB Timing Model
Figures 28 shows the timing model for bidirectional I/O pin timing.
Data-In
I/O Register
Delays
tIOCO
tIOCOMB
tIOSU
tIOH
tIOCLR
Output Data
Delay
tIOD
I/O Element
Contol Delay
tIOC
Input Register Delay
tINREG
Output
Delays
tOD1
tOD2
tOD3
tXZ
tZX1
tZX2
tZX3
I/O Register
Feedback Delay
tIOFD
Input Delay
tINCOMB
Clock Enable
Clear
Data Feedback
into FastTrack
Interconnect
Clock
Output Enable
EAB Data Input
Delays
tEABDATA1
tEABDATA2
Data-In
Write Enable
Input Delays
tEABWE1
tEABWE2
EAB Clock
Delay
tEABCLK
Input Register
Delays
tEABCO
tEABBYPASS
tEABSU
tEABH
tEABCH
tEABCL
RAM/ROM
Block Delays
tAA
tDD
tWP
tWDSU
tWDH
tWASU
tWAH
tWO
Output Register
Delays
tEABCO
tEABBYPASS
tEABSU
tEABH
tEABCH
tEABCL
tEABOUT
Address
WE
Input Register
Clock
Output Register
Clock
Data-Out
EAB Output
Delay
相關(guān)PDF資料
PDF描述
EPF10K50SQC240-2 Field Programmable Gate Array (FPGA)
EPF10K50SQC240-2X Field Programmable Gate Array (FPGA)
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EPA810-800 Tapped Delay Line
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參數(shù)描述
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