參數(shù)資料
型號： EPF10K50S
英文描述： Programmable Logic
中文描述： 可編程邏輯
文件頁數(shù)： 92/138頁
文件大?。?/td> 2116K
代理商： EPF10K50S
Altera Corporation
57
FLEX 10K Embedded Programmable Logic Family Data Sheet
tCO
LE register clock-to-output delay
tCOMB
Combinatorial delay
tSU
LE register setup time for data and enable signals before clock; LE register
recovery time after asynchronous clear, preset, or load
tH
LE register hold time for data and enable signals after clock
tPRE
LE register preset delay
tCLR
LE register clear delay
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
Table 33. IOE Timing Microparameters
Symbol
Parameter
Conditions
tIOD
IOE data delay
tIOC
IOE register control signal delay
tIOCO
IOE register clock-to-output delay
tIOCOMB
IOE combinatorial delay
tIOSU
IOE register setup time for data and enable signals before clock; IOE register
recovery time after asynchronous clear
tIOH
IOE register hold time for data and enable signals after clock
tIOCLR
IOE register clear time
tOD1
Output buffer and pad delay, slow slew rate = off, VCCIO = VCCINT
C1 = 35 pF
tOD2
Output buffer and pad delay, slow slew rate = off, VCCIO = low voltage
C1 = 35 pF
tOD3
Output buffer and pad delay, slow slew rate = on
C1 = 35 pF
tXZ
IOE output buffer disable delay
tZX1
IOE output buffer enable delay, slow slew rate = off, VCCIO = VCCINT
C1 = 35 pF
tZX2
IOE output buffer enable delay, slow slew rate = off, VCCIO = low voltage
C1 = 35 pF
tZX3
IOE output buffer enable delay, slow slew rate = on
C1 = 35 pF
tINREG
IOE input pad and buffer to IOE register delay
tIOFD
IOE register feedback delay
tINCOMB
IOE input pad and buffer to FastTrack Interconnect delay
Table 32. LE Timing Microparameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
相關(guān)PDF資料
PDF描述
EPF10K50SQC240-2 Field Programmable Gate Array (FPGA)
EPF10K50SQC240-2X Field Programmable Gate Array (FPGA)
EPA810-80 Tapped Delay Line
EPA810-800 Tapped Delay Line
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參數(shù)描述
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EPF10K50SBC356-3 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 360 LABs 220 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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