參數(shù)資料
型號： EPM7064S
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁數(shù)： 49/60頁
文件大小： 943K
代理商： EPM7064S
Altera Corporation
49
MAX 7000A Programmable Logic Device Data Sheet
Table 27. EPM7256A Internal Timing Parameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-12
Min
Max
Min
Max
Min
Max
Min
Max
t
IN
t
IO
Input pad and buffer delay
I/O input pad and buffer
delay
Fast input delay
Shared expander delay
Parallel expander delay
Logic array delay
Logic control array delay
Internal output enable
delay
Output buffer and pad
delay, slow slew rate = off
V
CCIO
= 3.3 V
Output buffer and pad
delay, slow slew rate = off
V
CCIO
= 2.5 V
Output buffer and pad
delay slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer enable
delay slow slew rate = off
V
CCIO
= 3.3 V
Output buffer enable
delay slow slew rate = off
V
CCIO
= 2.5 V
Output buffer enable
delay slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer disable
delay
Register setup time
Register hold time
Register setup time of fast
input
Register hold time of fast
input
0.3
0.3
0.4
0.4
0.5
0.5
0.6
0.6
ns
ns
t
FIN
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
2.4
2.8
0.5
2.5
2.5
0.2
3.0
3.5
0.6
3.1
3.1
0.3
3.4
4.7
0.8
4.2
4.2
0.4
3.8
5.6
1.0
5.0
5.0
0.5
ns
ns
ns
ns
ns
ns
t
OD1
C1 = 35 pF
0.3
0.4
0.5
0.6
ns
t
OD2
C1 = 35 pF
(5)
0.8
0.9
1.0
1.1
ns
t
OD3
C1 = 35 pF
5.3
5.4
5.5
5.6
ns
t
ZX1
C1 = 35 pF
4.0
4.0
5.0
5.0
ns
t
ZX2
C1 = 35 pF
(5)
4.5
4.5
5.5
5.5
ns
t
ZX3
C1 = 35 pF
9.0
9.0
10.0
10.0
ns
t
XZ
C1 = 5 pF
4.0
4.0
5.0
5.0
ns
t
SU
t
H
t
FSU
1.0
1.7
1.2
1.3
2.4
1.4
1.7
3.7
1.4
2.0
4.7
1.4
ns
ns
ns
t
FH
1.3
1.6
1.6
1.6
ns
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PDF描述
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