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參數(shù)資料
| 型號： | EPM7160E |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁數(shù)： | 46/62頁 |
| 文件大?。?/td> | 1173K |
| 代理商： | EPM7160E |
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46
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
t
CL
t
ASU
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
Global clock low time
3.0
4.0
5.0
ns
Array clock setup time
1.0
2.0
4.0
ns
Array clock hold time
1.8
3.0
4.0
ns
Array clock to output delay
C1 = 35 pF
7.8
10.0
15.0
ns
Array clock high time
3.0
4.0
6.0
ns
Array clock low time
3.0
4.0
6.0
ns
Minimum pulse width for clear
and preset
(2)
3.0
4.0
6.0
ns
t
ODH
Output data hold time after
clock
C1 = 35 pF
(3)
1.0
1.0
1.0
ns
t
CNT
f
CNT
Minimum global clock period
8.0
10.0
13.0
ns
Maximum internal global clock
frequency
(4)
125.0
100.0
76.9
MHz
t
ACNT
f
ACNT
Minimum array clock period
8.0
10.0
13.0
ns
Maximum internal array clock
frequency
(4)
125.0
100.0
76.9
MHz
f
MAX
Maximum clock frequency
(5)
166.7
125.0
100.0
MHz
Table 33. EPM7192S Internal Timing Parameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
t
IN
t
IO
t
FIN
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
t
OD2
t
OD3
t
ZX1
t
ZX2
t
ZX3
Input pad and buffer delay
0.3
0.5
2.0
ns
I/O input pad and buffer delay
0.3
0.5
2.0
ns
Fast input delay
3.2
1.0
2.0
ns
Shared expander delay
4.2
5.0
8.0
ns
Parallel expander delay
1.2
0.8
1.0
ns
Logic array delay
3.1
5.0
6.0
ns
Logic control array delay
3.1
5.0
6.0
ns
Internal output enable delay
0.9
2.0
3.0
ns
Output buffer and pad delay
C1 = 35 pF
0.5
1.5
4.0
ns
Output buffer and pad delay
C1 = 35 pF
(6)
1.0
2.0
5.0
ns
Output buffer and pad delay
C1 = 35 pF
5.5
5.5
7.0
ns
Output buffer enable delay
C1 = 35 pF
4.0
5.0
6.0
ns
Output buffer enable delay
C1 = 35 pF
(6)
4.5
5.5
7.0
ns
Output buffer enable delay
C1 = 35 pF
9.0
9.0
10.0
ns
Table 32. EPM7192S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
相關PDF資料 |
PDF描述 |
|---|---|
| EPM7160S | Programmable Logic Device Family |
| EPM7192E | Programmable Logic Device Family |
| EPM7192S | Programmable Logic Device Family |
| EPM7256E | Programmable Logic Device Family |
| EPM7256S | Programmable Logic Device Family |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| EPM7160ELC8412 | 制造商:Altera Corporation 功能描述: |
| EPM7160ELC84-12 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 160 Macro 64 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7160ELC84-15 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 160 Macro 64 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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