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參數(shù)資料
| 型號(hào)： | EPM7256AE |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family(MAX7000A可編程邏輯系列器件) |
| 中文描述： | 可編程邏輯器件系列（MAX7000A可編程邏輯系列器件） |
| 文件頁(yè)數(shù)： | 37/70頁(yè) |
| 文件大小： | 1614K |
| 代理商： | EPM7256AE |
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Altera Corporation
37
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
Shared expander delay
Parallel expander delay
Logic array delay
Logic control array delay
Internal output enable delay
Output buffer and pad delay
slow slew rate = off
V
CCIO
= 3.3 V
Output buffer and pad delay
slow slew rate = off
V
CCIO
= 2.5 V
Output buffer and pad delay
slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer enable delay
slow slew rate = off
V
CCIO
= 3.3 V
Output buffer enable delay
slow slew rate = off
V
CCIO
= 2.5 V
Output buffer enable delay
slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer disable delay
Register setup time
Register hold time
Register setup time of fast input
Register hold time of fast input
Register delay
Combinatorial delay
Array clock delay
Register enable time
Global control delay
Register preset time
Register clear time
PIA delay
Low-power adder
3.6
0.8
3.7
3.4
0.0
0.6
4.9
1.1
5.0
4.6
0.0
0.7
5.9
1.3
6.0
5.6
0.0
0.9
ns
ns
ns
ns
ns
ns
C1 = 35 pF
t
OD2
C1 = 35 pF
(6)
1.1
1.2
1.4
ns
t
OD3
C1 = 35 pF
5.6
5.7
5.9
ns
t
ZX1
C1 = 35 pF
4.0
5.0
5.0
ns
t
ZX2
C1 = 35 pF
(6)
4.5
5.5
5.5
ns
t
ZX3
C1 = 35 pF
9.0
10.0
10.0
ns
t
XZ
t
SU
t
H
t
FSU
t
FH
t
RD
t
COMB
t
IC
t
EN
t
GLOB
t
PRE
t
CLR
t
PIA
t
LPA
C1 = 5 pF
4.0
5.0
5.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1.3
2.4
1.1
1.9
1.7
3.8
1.1
1.9
2.0
4.8
1.1
1.9
2.1
1.5
3.4
3.4
1.4
3.9
3.9
1.3
10.0
2.8
2.0
4.6
4.6
1.8
5.2
5.2
1.7
10.0
3.3
2.4
5.6
5.6
2.2
6.2
6.2
2.0
10.0
(2)
(7)
Table 20. MAX 7000AE Internal Timing Parameters (Part 2 of 2)
Notes (1)
,
(8)
Symbol
Parameter
Conditions
Speed Grade
-10
Unit
-7
-12
Min
Max
Min
Max
Min
Max
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PDF描述 |
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