參數(shù)資料
型號(hào)： EVAL-AD1928EBZ
廠商： Analog Devices, Inc.
元件分類： Codec
英文描述： 2 ADC/8 DAC with PLL, 192 kHz, 24-Bit Codec
中文描述： 2藝發(fā)局/ 8鎖相環(huán)，192千赫，24位編解碼器數(shù)模轉(zhuǎn)換器
文件頁(yè)數(shù)： 7/32頁(yè)
文件大小： 354K
代理商： EVAL-AD1928EBZ
AD1928
Parameter
SPI PORT
t
CCH
t
CCL
f
CCLK
t
CDS
t
CDH
t
CLS
t
CLH
t
CLHIGH
t
COE
t
COD
t
COH
t
COTS
DAC SERIAL PORT
t
DBH
t
DBL
t
DLS
t
DLH
t
DLSKEW
t
DDS
t
DDH
ADC SERIAL PORT
t
ABH
t
ABL
t
ALS
t
ALH
t
ALSKEW
t
ABDD
AUXILIARY INTERFACE
t
AXDS
t
AXDH
t
DXDD
t
XBH
t
XBL
t
DLS
t
DLH
Rev. 0 | Page 7 of 32
Condition
CCLK high
CCLK low
CCLK frequency
CIN setup
CIN hold
CLATCH setup
CLATCH hold
CLATCH high
COUT enable
COUT delay
COUT hold
COUT tristate
DBCLK high
DBCLK low
DLRCLK setup
DLRCLK hold
DLRCLK skew
DSDATA setup
DSDATA hold
ABCLK high
ABCLK low
ALRCLK setup
ALRCLK hold
ALRCLK skew
ASDATA delay
AAUXDATA setup
AAUXDATA hold
DAUXDATA delay
AUXBCLK high
AUXBCLK low
AUXLRCLK setup
AUXLRCLK hold
Comments
See Figure 11, except where otherwise noted
f
CCLK
= 1/t
CCP
, only t
CCP
shown in Figure 11
To CCLK rising
From CCLK rising
To CCLK rising
From CCLK falling
Not shown in Figure 11
From CCLK falling
From CCLK falling
From CCLK falling, not shown in Figure 11
From CCLK falling
See Figure 24
Slave mode
Slave mode
To DBCLK rising, slave mode
From DBCLK rising, slave mode
From DBCLK falling, master mode
To DBCLK rising
From DBCLK rising
See Figure 25
Slave mode
Slave mode
To ABCLK rising, slave mode
From ABCLK rising, slave mode
From ABCLK falling, master mode
From ABCLK falling
To AUXBCLK rising
From AUXBCLK rising
From AUXBCLK falling
To AUXBCLK rising
From AUXBCLK rising
Min
35
35
10
10
10
10
10
30
10
10
10
5
8
10
5
10
10
10
5
8
10
5
10
10
10
5
Max
10
30
30
30
+8
+8
18
18
Unit
ns
ns
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
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ns
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PDF描述
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