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參數(shù)資料
| 型號： | IBM13Q4739CC |
| 廠商： | IBM Microeletronics |
| 英文描述： | 4M x 72 Registered SDRAM Module(帶寄存同步動態(tài)RAM模塊（4M x 72高速存儲器陣列結(jié)構(gòu)）) |
| 中文描述： | 4米× 72注冊內(nèi)存模塊（帶寄存同步動態(tài)內(nèi)存模塊（4米× 72高速存儲器陣列結(jié)構(gòu)）） |
| 文件頁數(shù)： | 30/56頁 |
| 文件大小： | 1471K |
| 代理商： | IBM13Q4739CC |
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IBM13Q4739CC
4M x 72 Registered SDRAM Module
IBM Corporation. All rights reserved.
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Page 30 of 56
08J0512.E24526
Released 4/98
Write Cycle
Symbol
Parameter
Value
Units
Min.
Max.
t
DS
Data In Set-up Time
3.3
—
ns
t
DH
Data In Hold Time
2.3
—
ns
t
DPL2
Data input to Precharge
10
—
ns
t
DQW
DQM Write Mask Latency
1
—
CK0
Clock Frequency and Latency
Symbol
Parameter
Value
Units
Notes
f
CK
Clock Frequency
66.667
MHz
t
CK
Clock Cycle Time
15
ns
t
AA
CAS Latency
3
t
CK
1
t
RCD
RAS to CAS Delay
2
t
CK
t
RL
RAS Latency
4
t
CK
t
RC
Bank Cycle Time
6
t
CK
t
RAS
Minimum Bank Active Time
4
t
CK
t
RP
Precharge Time
2
t
CK
t
DPL
Data In to Precharge
1
t
CK
t
DAL
Data In to Active/Refresh
3
t
CK
t
RRD
Bank to Bank Delay Time
2
t
CK
t
CCD
CAS to CAS Delay Time
1
t
CK
t
WL
Write Latency
1
t
CK
t
DQW
DQM Write Mask Latency
1
t
CK
t
DQZ
DQM Data Disable Latency
3
t
CK
t
CSL
Clock Suspend Latency
1
t
CK
1. SDRAMs have t
AA
=2, but on-board DIMM register adds one clock cycle
Presence Detect Read Cycle
Symbol
Parameter
Value
Unit
Notes
Min
Max
t
PD
PDE to Valid Presence Detect Data
—
10
ns
1
t
PDOFF
PDE Inactive to Presence Detects Inactive
0
10
ns
2
1. Measured with the specified current load and 100pF.
2. t
PDOFF
(max) defines the time at which the output achieves the open circuit condition and is not referenced to output voltage levels.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| IBM17R8251 | 制造商:AVED Memory Products 功能描述: |
| IBM17R8252 | 制造商:AVED Memory Products 功能描述: |
| IBM1805T | 制造商:Schneider Electric 功能描述:IBM1805T |
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