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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 143/573頁 |
| 文件大小： | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt04.01
08/27/99
DMA QUEUES (DMAQS)
Page 123 of 553
29-23
Reserved
Reserved.
22
Disable desc snooping
When set, the DMA descriptor snooping logic is disabled. When enabled, performance
may be enhanced.
21
Disable desc prefetch
When set, the next descriptor prefetch logic is disabled. This must be disabled if the
next_src or next_dest flags are going to be used, otherwise performance may be enhanced
by enabling this function.
20
Enable Cache Flushes of Local
Desc
When set, all local DMA descriptors are flushed out of BCACH before being used. This
only needs to be used if local DMA descriptors are in packet memory and are updated via
the slave interface. Cut-through descriptors do not fall in this category.
19-17
FIFO Length Threshold
This value * 2 is used to set the FIFO length threshold. When this threshold is exceeded,
moving descriptors across the PCI bus becomes a higher priority until the length moves
below the threshold.
16
Enable Full Round Robin
Scheduling
When set, all three DMA queues are of equal priority. When cleared, queue 0 is higher pri-
ority then queues 1 & 2.
15
Rearbitrate on Desc Completion
When set, the DMA queues are rearbitrated after each individual DMA descriptor com-
pletes.
14
Rearbitrate on Desc Chain
Completion
When set, the DMA queues are rearbitrated after full DMA descriptor chains complete. This
bit takes precedence over bit 15. When both bits 14 and 15 are cleared, the queues are
rearbitrated after each DMA request length operation. Note: No matter how the queues are
arbitrated, delayed interrupts and descriptor moves are highest priority and are arbitrated
after every DMA request length operation completes.
13
Delayed Int Endian Bit
This bit determines the endian of the status word DMA transfer for delayed interrupts.
12
Route Int 2 to Int 1
When set, the interrupt 2 signal is routed and raised as interrupt 1. This bit allows both sets
of interrupt masks in the Interrupt Status register to be used, while still using only a single
hardware interrupt. When set, both delayed interrupts should be enabled if they are being
used.
11
Enable Delayed Int 1
When set, the delayed interrupt mechanism for interrupt 1 is enabled.
10
Enable Delayed Int 2
When set, the delayed interrupt mechanism for interrupt 2 is enabled.
9
Memory select for
IBM2520L8767 DMA Desc
When this bit is set, the DMA descriptors that are located in the IBM2520L8767 are located
in packet memory, otherwise they are located in control memory.
8
Memory select for DMA Queues
When this bit is set, the DMA Queues are located in packet memory, otherwise they are
located in control memory.
7
Enable Register based DMAs
When set, source, destination, count, and system descriptor address (SDA) registers can
be written to start a DMA.
6
Clear Checksum to All Ones.
When this bit is set, the DMAQS Checksum Register is set to 0xffff when it is cleared.
When this bit is cleared, the DMAQS Checksum Register is set to zero when it is cleared.
This option should be used if the TCP/IP checksum should never be set to zero (0xffff is
zero also).
5
Queue on Error.
This bit on will cause any DMA error to log an error event.
4
Endian of DMA Descriptors.
This bit on will indicate DMA descriptors in system memory are in Little Endian format. The
default is Big Endian.
3
Enable Queue 2 DMAs.
This bit enables DMA Queue 2.
2
Enable Queue 1 DMAs.
This bit enables DMA Queue 1.
1
Enable Queue 0 DMAs.
This bit enables DMA Queue 0.
0
Diagnostic Mode.
When set DMAQS is in diagnostic mode.
Bit(s)0
Function
Description
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