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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 146/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
DMA QUEUES (DMAQS)
Page 126 of 553
atmrm.chapt04.01
08/27/99
Bit(s)
Function
Description
31-30
Reserved.
These bits must be zero.
29
Clear Checksum/Hold Dest.
When this bit is on the checksum and the alignment state are cleared.
28
Compute Checksum/Hold Src.
When this bit is set a checksum will be computed over this DMA segment.
27
Little Endian Mode.
When this bit is written to zero, this DMA channel will operate in Big Endian mode.
When one, will operate in Little Endian mode. When in Little Endian mode both the
source and destination must be aligned on four-byte boundaries.
26
Tx on DMA Complete
When set, the destination address is used as the packet address that is to be
enqueued to CSKED to be transmitted. The lower bits are zeroed so the buffer base is
used for the CSKED enqueue operation.
25
Hold Mode
When set, bit 28-29 are redefined to allow the source or destination address to be held
instead of incremented. Bit 29 becomes hold destination address and bit 28 becomes
hold source address. This allows a single DMA descriptor to do a N-to-1 or 1-to-N
transfer. For example, an entire scatter DMA list can be freed to a RXQUE ENQ regis-
ter. The address being held must be a register address. When holding, the maximum
length is 252 bytes. When holding, the source or destination is incremented by four
when the DMA completes (for auto-increment mode).
24
Queue on DMA Complete.
When this bit is set, the upper 26 bits of the DMAQS System Descriptor Address regis-
ter will be queued to the DMA event queue when the DMA completes. If descriptors are
not being used to set up the DMA, the DMAQS System Descriptor Address register
should be loaded before starting the DMA with a value to identify this transfer. If
descriptors are being used, the DMAQS System Descriptor Address register will be
loaded automatically with the system address of the descriptor block at the time it is
processed.
23
Inhibit Status Update when DMA
Complete.
Normally a bit will be set in the status register when the DMA completes without error.
If this bit is set, this update will not be done. This bit is useful when multiple DMAs are
to be done and an interrupt is only desired on the last transfer. The DMA error status
bits are unaffected by this bit.
22-20
Destination Address Specifier.
These bits specify how the destination address should be used for this DMA descriptor.
The following are the valid patterns:
000
IBM2520L8767 Memory Address – The destination address specifies an
IBM2520L8767 internal memory address.
001
PCI bus address – The destination address specifies a PCI bus address.
010
IBM2520L8767 Register Address – The destination address specifies an
IBM2520L8767 register address. Only the low 16 bits must be specified.
011
Get IBM2520L8767 Buffer – The low four bits of the destination address spec-
ifies a pool ID from which to get a buffer. If a buffer is not available, a zero
destination address event or appropriate status is raised, otherwise the buffer
address is used as an IBM2520L8767 memory address.
100
Auto Increment Destination Address – The destination address is sourced
from the previous DMA instead of the destination address specified in the
descriptor.
101
Next Source Address – The destination address is the address of the source
address field of the next descriptor in the current DMA chain. Using this fea-
ture allows indirection.
110
Next Destination Address – The destination address is the address of the des-
tination address field of the next descriptor in the current DMA chain. Using
this feature allows operations like doing a get buffer in the DMA descriptor
chain.
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Reserved – Reserved, flagged as errors.
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