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參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機資源管理微處理器） |
| 文件頁數(shù)： | 164/573頁 |
| 文件大小： | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
The DRAM Controllers (COMET/PAKIT)
Page 144 of 553
atmrm.chapt04.01
08/27/99
23
ZBT SRAM.
If using Zero Bus Turnaround (ZBT) SRAMs, this bit should be set to ‘1’. Otherwise, it
should be set to ‘0’. ZBT is supported only for a latency of 2 and is mutually exclusive
with SRAM Late Write Mode.
22
SDRAM Split ECC.
When set to ‘1’, this bit indicates that the ECC for multiple arrays of memory are in sep-
arate modules. If this bit ‘0’, the ECC is in a shared module. This bit applies only when
SDRAM is being used.
21
SDRAM Burst Length of 2.
When set to ‘1’, this bit indicates that the SDRAM should be driven assuming a burst
length of 2. This bit set to ‘0’ indicates a burst length of 1.
20
EDO T
sch
.
When set to ‘1’, this bit will increase the DRAM timing parameter T
csh
to
60 nanosec-
onds. Otherwise, T
csh
is equal to 45ns.
19
Freeze DRAM Error Registers.
When set to ‘1’, this bit will freeze the Memory Address Register and the DRAM ECC
Syndrome Register when a memory error occurs. When this bit is set to ‘0’, the error
registers are updated whenever an error is encountered. For this bit to have any mean-
ing with single bit errors, bit 18 must also be ‘1’.
18
Latch DRAM Error Registers
on Single Bit Errors.
When set to ‘1’, this bit will allow error data to be latched into the Memory Error Address
Register and the DRAM ECC Syndrome Register when a single bit error occurs. When
this bit is set to ‘0’, single bits errors do not latch data into the error registers.
17
Enable ECC or Parity.
This bit set to ‘1’ will enable ECC detection/correction or parity error detection.
16
SRAM Byte Enables for
Writes Only.
This bit set to ‘1.’ will cause byte enables to only be driven on writes to SRAM. The
enables will be driven inactive for reads. If the bit is set to ‘0’, the byte enables are valid
on both reads and writes.
15
Disable SDRAM Overlapped
Bank Accesses/Shorten SRAM
Write Duration.
When the memory controller is configured for SDRAM, setting this bit to ‘1’ will disable
the overlapping of bank accesses. When configured for SRAM, setting this bit to ‘1’ will
shorten the time the IBM2520L8767 drives data on writes.
14
Parity or ECC
This bit set to ‘1’ will cause parity to be generated. This bit set to ‘0’ causes ECC to be
generated. ECC is supported for DRAM only.
13
SRAM Late Write Mode
When set to ‘1’, this bit will allow SRAM write data to be driven one cycle after the con-
trol signals. This bit set to ‘0.’ indicates write data must be driven simultaneously with
the control signals.
12
SRAM Module Width
This bit set to a ’1’ indicates that SRAM modules are 36 bits wide. This bit set to ‘0’ indi-
cates the SRAM modules are 18 bits wide.
11-10
SRAM or SDRAM Latency
These bits indicate the delay between performing a read and the memory returning
data. The bits are encoded as follows:
00
1 Cycle (SRAM only)
01
2 Cycles
10
3 Cycles (SDRAM only)
11
Reserved
9-8
Memory Type
These bits indicate the type of memory being used for memory. The bits are encoded
as follows:
00
SRAM
01
T
RAC
=60, CAS= 15.0 on/15.0 off EDO DRAM
10
66 MHz Synchronous DRAM (SDRAM)
11
66 MHz Enhanced Synchronous DRAM (SDRAM)
7
Memory Unpopulated.
If this bit is ‘1’, there is no physical memory connected to this controller.
Bit(s)
Function
Description
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