參數(shù)資料
型號(hào)： IBM2520L8767
廠商： IBM Microeletronics
英文描述： IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器)
中文描述： IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器）
文件頁(yè)數(shù)： 21/573頁(yè)
文件大?。?/td> 7235K
代理商： IBM2520L8767
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atmrm.chapt01.01
08/27/99
IBM2520L8767
IBM Processor for ATM Resources
Features
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Features
Optimized for server applications.
Configurable for sustained performance of up to
400Mb/s at full duplex.
- Up to 65,534 independent Logical Chan-
nels.
- Individual or group allocation of resources.
- Firewall protection of packet memory stor-
age and channel bandwidth.
- Extensive support for Virtual Paths with VC
bandwidth sharing.
Scalable PHY interface
- 8 and 16-bit Utopia interface (1 to 622MHz).
- Cell HEC generation, checking, and correc-
tion included.
PCI 32-bit interface up to 33MHz.
Streaming 32-bit bus transfers with peak rate of
132MB/s.
Two internal memory controllers for packet and
control memory. Each supports 1-8MB of SRAM
or ZBT SRAM or 4-128MB of EDO DRAM,
SDRAM or ESDRAM. The controllers are inde-
pendent: one can use SRAM devices while the
other uses DRAM devices. A single array of
memory can be used in systems whose sus-
tained full-duplex total bandwidth requirement is
less than 102Mb/s.
Supports AAL1, 2, 5, and null AALs with framing
and scheduling extensions for MPEG-II.
Supports Cell, Stream, FIFO, and Frame based
Queuing.
Supports reception in cell, FIFO and Frame
increments.
Received frames can be queued by Logical
Channel or Group.
Received frames can be queued after full recep-
tion or after header reception.
Event Queue warns of potential problems and
predicts the need for data movement without
interrupt overhead.
Configurable interrupts on events.
TCP/IP Checksum built into memory controller.
JTAG Test Interface
Description
IBMIBM2520L8767 is an Asynchronous Transfer
Mode Resource Manager (IBM2520L8767). It acts
as an interface and translator between a Peripheral
Component Interconnect (PCI) Bus and an ATM
utopia or similar interface to an ATM PHY. This
device supports an integrated packet/frame memory
(integrated DRAM controller; no glue required) and
performs the Segmentation And Reassembly (SAR)
functions for several of the ATM Adaptation Layers
(AALs).
ATM Subsystem Block Diagram
(Please see page 10 for descriptions of subsystems.)
Virtual/Real Memory Interfaces
Each supports up to 8MB SRAM or 128MB DRAM
DMA Engine
PHY Interface
S
Transmit Queuing Interface
PowerPC 401 33MHz (ABR & User Fxn)
3
Control Bus
Control Memory
Packet Memory
EPROM (init)
Cell Scheduling & Segmentation
Cell Buffering Frame Reassembly
Receive Queuing Interface
High Performance ATM Resource Manager
SONET Framer (155Mb/s)
UTOPIA (up to 622Mb/s)
.
相關(guān)PDF資料
PDF描述
IBM25CPC710AB3A100 IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）)
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IBM25403GCX3JC76C2 制造商:IBM 功能描述:
IBM25403GCX-JA50C2 制造商:IBM 功能描述:403GCX-JA50C
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