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參數(shù)資料
| 型號(hào)： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動(dòng)柜員機(jī)資源管理微處理器） |
| 文件頁(yè)數(shù)： | 345/573頁(yè) |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt05.01
08/27/99
Receive Queues (RXQUE)
Page 325 of 553
14.17: RXQUE Control Register
See
Note on Set/Clear/Read Type Registers
on page 71 for more details on addressing. This register
contains the mode bits that specify how RXQUE is to operate. It is used to set RXQUE modes.
Length
32 bits
Type
Clear/Set
Address
XXXX 1A30 and A34
Power On Value
X’00000000’
Restrictions
None
R
Reserved
Queue Direction
A
E
M
I
T
R
B
D
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Name
Description
31
Reset FIFO
When this bit is set, the internal FIFO is flushed, and this bit is reset. The result is this
bit will always be read as a zero. This bit can only be set in diagnostic mode.
30-16
Reserved
Reserved.
15-8
Queue Direction
When set, the direction of the corresponding queue is assumed to be reversed. This
only affects the full condition, the threshold exceeded condition, and the high water
threshold exceeded condition. When this bit is set, the polarity of these status signals
changes. So, the full condition becomes an empty condition, and the two threshold
conditions trigger when the length of the queue is less than the corresponding thresh-
old instead of greater than or equal. This mode is mainly used for queues that relay
information from the system to the IBM2520L8767. Also, event enqueues to a queue
that is reversed do not start the event latency timer (since no new event for system has
arrived).
7
Always Route Error Events
When this bit is set, all error events are routed to the error queue even if receive bad
frames (bit 2) is turned on. When cleared, error events are only routed to the error
queue if receive bad frames is turned off. This bit allows the user to keep bad frames in
time sequence with good frames or to route them to the error queue. The clear state of
this bit is code compatible with previous passes.
6
Enable Chip Overflow Events
When set, the chip level counter overflow events are surfaced.
5
Memory Select
When this bit is set, RXQUE will use packet memory instead of control memory to
store the event queues.
4
Inhibit Enqueues
When this bit is set, the enqueue state machine will not accept any new enqueue
requests. This should be used in extreme cases as it holds off all enqueues indefi-
nitely.
3
Timestamp Mode
When this bit is set, timestamp events are inserted before each real event. The times-
tamps correspond to when the event happened on chip. When this bit is off, times-
tamps can still be read from the timestamp register. The timestamps would correspond
to when the event was dequeued in this scenario.
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