- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM2520L8767 (IBM Microeletronics) IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) PDF資料下載
參數(shù)資料
| 型號： | IBM2520L8767 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Asynchronous Transfer Mode Processor for ATM Resources(IBM異步轉(zhuǎn)換模式 ATM資源管理微處理器) |
| 中文描述： | IBM的異步傳輸模式ATM的處理器資源（IBM的異步轉(zhuǎn)換模式自動柜員機(jī)資源管理微處理器） |
| 文件頁數(shù)： | 99/573頁 |
| 文件大?。?/td> | 7235K |
| 代理商： | IBM2520L8767 |
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IBM2520L8767
IBM Processor for ATM Resources
atmrm.chapt04.01
08/27/99
The IOP Bus Specific Interface Controller (PCINT)
Page 79 of 553
1.7: PCINT Base Addresses 3-6 (Memory)
This register specifies the base address of where in PCI memory space the IBM2520L8767 memory will be
mapped. When written with ones and read back, the least significant bits read back as zero will indicate the
amount of memory space required for this device to operate. For example, when a value of ‘FFFFFFFF’ is
written, a value read of ‘FFFFFF00’ indicates that 256 bytes of address space this required. See bit defini-
tions.
Note:
These registers power up to X‘08000000’ if accessed Little Endian.
Length
32 bits
Type
Read/Write
Address
Reg 3
XXXX 0018
Reg 4
XXXX 001C
Reg 5
XXXX 0020
Reg 6
XXXX 0024
Power on Value
X’00000008’
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
PCINT Base Address Control Register
on page 85), or an I/O cycle. This register is
documented as Big Endian, but how data is presented on the PCI bus depends on
how the controls are set in the PCINT Endian Control Register.
If one of these registers is not enabled (see PCINT Base Address Control Regis-
ter), then a read of that register will return all zeros. The power on value stated
below assumes that the register is enabled. Normally, configuration code will just
read these registers to find out what is there. To enable more that the default of
registers 3 and 4, the use of Crisco code could be used. See Entity 16:
Nodal Pro-
cessor Bus Interface (NPBUS)
on page 340 for details.
Base Address
P
T
M
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
PCI Spec
Name
Description
31-4
31-4
Base Address
This register is used to hold the address where the target device will
decode for memory accesses. The size of addressing is naturally aligned
and determined by what is set in the PCINT Base Address Control Regis-
ter.
3
3
Prefetchable
This memory space is prefetchable, so this bit is set to ‘1’. This means that
there are no side effects on reads, all bytes are returned on reads regard-
less of byte enables, and host bridges can merge processor writes into
this range without causing errors.
2-1
2-1
Type
This base address can be mapped anywhere in 32-bit address space. The
value of these bits is 00b.
0
0
Memory Space
This is memory space, so this bit is set to a ‘0’.
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