- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 11/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM Dual Bridge and Memory Controller
dbamc01LOT.fm.01
July 13, 2000
Page ix
List of Tables
Table 1: Signal Pins, Sorted by Pin Number ................................................................................... 7
Table 2: Signal Pins, Sorted by Signal Name ............................................................................... 11
Table 3: 60x Bus Interface Signals ............................................................................................... 16
Table 4: Memory Interface Signals ............................................................................................... 19
Table 5: PCI-32 Bus Interface Signals .......................................................................................... 20
Table 6: PCI-64 Bus Interface Signals .......................................................................................... 21
Table 7: Test and Clock Signals ................................................................................................... 22
Table 8: SIO Signals ..................................................................................................................... 23
Table 9: Reserved Signals ............................................................................................................ 23
Table 10: Standard PCI Configuration Register List ..................................................................... 28
Table 11: Specific PCI Host Bridge Register List .......................................................................... 57
Table 12: Personalization Register Settings ................................................................................. 65
Table 13: Standard System Registers List .................................................................................... 89
Table 14: Processor Little Endian Address Modification ............................................................. 147
Table 15: Little Endian Address Unmunge Equations ................................................................ 148
Table 16: Non-Burst Transactions (SYS_TBST = 1) ..................................................................152
Table 17: Burst Transactions (SYS_TBST = 0) .......................................................................... 153
Table 18: Transfer Types ............................................................................................................ 153
Table 19: Error Handling for CPU Initiated Transactions ............................................................ 158
Table 20: Memory Performance for Cache Line Operations (ECC Active) .................................163
Table 21: SDRAM Common Signals ...........................................................................................167
Table 22: External MUX Controller for Memory Data ................................................................. 167
Table 23: Memory Address Bit Definition for Non-Row Column Addressing Bits ....................... 167
Table 24: SDRAM Subsystem Signals ....................................................................................... 168
Table 25: SDRAM DIMM Chip Select Connections .................................................................... 168
Table 26: Supported DIMMs ....................................................................................................... 170
Table 27: SDRAM Input Signal Frequencies .............................................................................. 171
Table 28: DIMM Row Address Derivation for SDRAM x72 Width ............................................... 171
Table 29: DIMM Column and Bank Address Derivation for SDRAM x72 Width ......................... 172
Table 30: MCCR Register Settings ............................................................................................. 174
Table 31: MCER to Program Functions of DIMMs ...................................................................... 175
Table 32: MCER Register Initialization ....................................................................................... 176
Table 33: PCI-32 Bus Device Physical Connection Example ..................................................... 179
Table 34: Supported PCI Commands ......................................................................................... 181
Table 35: PCI Configuration Cycle Matrix ................................................................................... 184
Table 36: PCI to Memory Sustained Throughput ....................................................................... 187
Table 37: CPU to PCI Sustained Throughput .............................................................................187
Table 38: PCI Master Error Handling .......................................................................................... 188
Table 39: DMA Transfer Register Summary ............................................................................... 193
Table 40: DMA Transfer Status Cache Line Definition ............................................................... 194
Table 41: Absolute Maximum Ratings ........................................................................................205
Table 42: Recommended DC Operating Conditions ................................................................... 205
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