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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch3.fm.01
July 13, 2000
Page 103 of 208
3.7.6 Error Control Register (ERRC)
This register controls how the 60x interface logic responds when detecting an error.
Reset Value
x
’
0000 0000
’
Address
x
‘
FF00 1050
’
Access Type
Read/Write
Reserved
6
R
N
D
A
D
Reserved
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Bit(s)
Description
0 - 3
Reserved
4
60x Bus
Configuration Cycle Timeout Disable
0:
60x logic will respond with x
’
F000 0000
’
for a read from x
’
FF20 0000
’
if SYS_L2_HIT signal not driven active
1:
No configuration response performed
5
Reserved
6
No SYS_L2_HIT Signal Detected Error Disable
0:
60x logic will generate TEA on the system bus if SYS_L2_HIT signal not driven active after AACK
1:
No action if SYS_L2_HIT detected inactive
7
Disable Data Bus Timeout
0:
Device will signal error if 8ms time-out detected from DBG to TA
1:
Device will not signal an error for this condition
8
Address Parity Checking Enable
0:
60x logic will not check address parity on the system bus
1:
60x logic will check address parity on the system bus
9
Data Parity Checking Enable
0:
60x logic will not check data parity on the system bus
1:
60x logic will check data parity on the system bus
10 - 31
Reserved
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