- 您現在的位置：買賣IC網 > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數： | 190/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 178 of 208
dbamc01_ch4.fm.01
July 13, 2000
4.16.4 Double-Bit ECC Error, General Case
The hardware procedure for this error is:
1. Set the Double-Bit error bit in MESR if no hard errors are present.
2. Store the syndrome in MESR and the address in MEAR if no hard errors are present.
3. In normal mode, indicate the error to the requesting logic with DAT_ERR for the appropriate double word
that failed in memory.
4. In diagnostic mode, do not indicate Double-Bit errors with DAT_ERR.
5. Software must write zeros to the MESR to clear errors.
6. If more than one Double-Bit error occurs before the MESR clears, only the first error is recorded.
7. A Single-Bit error is not logged into MESR and MEAR when it occurs after a Double-Bit error.
8. If an Address error occurs after a Double-Bit error, it is not be logged into MESR and MEAR.
4.16.5 Double-Bit ECC Error, Special Case
For non-burst write transactions that do not span an entire aligned double-word, the Memory Controller
performs a read-modify-write sequence to memory. If the read portion of this sequence results in a Double-Bit
error, the controller indicates the error to the requesting logic through the response bus instead of using
DAT_ERR. If this occurs in diagnostic mode, the error is logged into MESR and MEAR, but not reported
through the response bus.
4.16.6 Overlapping Memory Extents
Overlapping Memory Extents are not detected until an access occurs to an address mapped to two different
configuration extents. When an overlap condition is detected, the hardware follows the following procedure:
1. Set the Overlapping Memory Extent error bit in MESR if no hard errors exist.
2. Store the address in MEAR if no hard errors exist.
3. The Memory Controller responds with dummy data for reads, ignores write data, and indicates an Invalid
Address error to the requesting logic. To enable further error logging, the software writes zeros into the
MESR.
When a Single-bit or a hard error occurs after an Overlapping Memory Extent, the error is not logged into
MESR and MEAR.
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