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參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 205/224頁 |
| 文件大小： | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch5.fm.01
July 13, 2000
Page 193 of 208
7.2 DMA Transfer Registers
Several registers support the DMA transfer process. They are mapped to two different address spaces so the
software can mark the x
’
FF1C xxxx
’
range as user space and the
‘
FF1E xxxx
’
range as privileged space. This
provides protection needed to allow the eciwx and ecowx instructions to be executed by application level soft-
ware. The registers are listed in the following table and are described in 3.8
DMA Registers Space
on page
125.
The steps for executing a DMA transfer with software are:
1. Initialize XSCR to indicate length and direction of transfer.
2. Initialize XPAR with the PCI address. The PCI logic takes the address in the XPAR register and applies
the translation as described in 4.2
CPU to PCI Addressing Model
on page 139.
3. Initialize XWAR with the address to which the device writes to indicate status following transfer.
4. Clear cache line status in memory at address specified in XWAR.
5. Execute the ecowx instruction (or eciwx if read only page) to start transfer.
6. Wait until an End-of-DMA transfer interrupt (IT) occurs, then read the status on the memory address
specified in XWAR. Reset bit 4 of the CSCR register to acknowledge the IT. Alternatively, perform cache
polling to the memory address specified in XWAR and wait until the cache status flag changes from x
’
00
’
to x
’
FF
’
.
Table 39: DMA Transfer Register Summary
Register
User
Privileged
Description
Address
Bits
Mode
Address
Bits
Mode
GSCR
FF1C 0020
[0:31]
R
FF1E 0020
[0:31]
R/W
Global Control Register
GSSR
FF1C 0030
[0:31]
R
FF1E 0030
[0:31]
R
Global Status Register
XSCR
FF1C 0040
[0:31]
R/W
FF1E 0040
[0:31]
R/W
DMA Transfer Control Register
XSSR
FF1C 0050
[0:31]
R
FF1E 0050
[0:31]
R
DMA Transfer Status Register
XPAR
FF1C 0070
[0:3]
R
FF1E 0070
[0:3]
R/W
PCI Address Register
[4:31]
R/W
[4:31]
R
XWAR
FF1C 0090
[0:31]
R
FF1E 0090
[0:31]
R/W
Writeback Address Register
XTAR
FF1C 00A0
[0:31]
R
FF1E 00A0
[0:31]
R
Translated Address Register
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