- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) PDF資料下載
參數(shù)資料
| 型號(hào)： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM的存儲(chǔ)器的Power PC處理器60倍的PCI總線和兩個(gè)端口）） |
| 文件頁數(shù)： | 206/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁當(dāng)前第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁
IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 194 of 208
dbamc01_ch5.fm.01
July 13, 2000
7.2.1 DMA Transfer Status Cache Line
The following table shows the definition of the 64-bit of status stored in main memory at the address defined
by the XWAR register. Only bits 32-63 of the second double-word of the Write Back Status cache line are
valid. All other bytes in the cache line must be ignored.
Table 40: DMA Transfer Status Cache Line Definition
Bit(s)
Description
Status Double-word 0
0-63
Reserved
Status Double-word 1
0-63
Undefined
Status Double-word 2
0-63
Undefined
Status Double-word 3
0-31
x
’
0000 0000
’
32 - 39
Poll Status Cache Line Valid Flag
x
’
00
’
- Initial value set by software. Indicates status cache line is not valid.
x
’
FF
’
- Written by hardware to indicate that the status cache line has been updated and is valid
40
Transfer Complete
0 - Transfer is not complete
1 - Transfer is complete
41
TLBSYNC Detected
0 - No TLBSYNC Detected
1 - TLBSYNC detected during DMA transfer Transfer
42
Reserved
43
Page Crossing Error
1 - Page Crossing detected during DMA transfer
44
Second DMA Transfer Halt
1 - DMA transfer operation in progress was halted due to start of second DMA transfer operation
45
Unaligned ecowx/eciwx Address
1 - Address associated with ECOWX/ECIWX is not word aligned
46
Unaligned Transfer Error
1 - Address alignment error
47
Address Increment Alignment Error
1 - Improper alignment of addresses when Address Increment bit is off
48
Invalid PCI Address
1- XPAR did not match any PCI extents
49 - 50
Reserved
51 - 63
Transfer Length
This field contains the number of bytes remaining when the transfer was completed or aborted
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