- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 209/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch5.fm.01
July 13, 2000
Page 197 of 208
8. Initialization
8.1 Power Up Sequence
The power up sequence for the device is:
At t=0
- All clock inputs can be active or inactive. The device reset is asynchronous.
- POWERGOOD input is asserted active (Low).
- PLL_RESET input is asserted active (Low).
At t=1,000ns
- PLL_RESET input is de-asserted inactive (High).
- PLL_LOCK output is asserted active (High), indicating the PLL is locked.
At t=2,000ns
- POWERGOOD input is de-asserted inactive (High).
- Bus transactions may begin.
8.2 POWERGOOD Power-On Reset
Using the system Power-On Reset POWERGOOD signal, the device resets internally and generates a reset
signal to all CPUs and I/O devices. All device I/O pins go to tri-state. After a POWERGOOD cycle, outputs on
all interfaces are either floating or driven to their inactive state, except for the reset signals sent to the board
as described below.
1. PowerPC bus: HRESET0 and HRESET1 are driven Low for the same duration as the POWERGOOD
active pulse.
2. PCI-64 bus: G_RST is driven High from the beginning of the POWERGOOD assertion and remains
active after POWERGOOD is deasserted. G_RST is deactivated when the processor writes a 1 into bit 0
of Component Reset Register x
’
000F 7EF0
’
for PCI-64. G_RST is deactivated within a period that com-
plies with the PCI Specification [2] for the 64-bit interface.
3. PCI-32 bus: P_RST is driven Low from the beginning of the POWERGOOD assertion and remains active
after POWERGOOD is deasserted. P_RST is deactivated when the processor writes a 1 into bit 0 of
Component Reset Register x
’
000F 7EF0
’
for PCI-32 after several PCI clocks.
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