參數(shù)資料
型號(hào)： IBM25CPC710AB3A100
廠商： IBM Microeletronics
英文描述： IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）)
中文描述： IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM的存儲(chǔ)器的Power PC處理器60倍的PCI總線和兩個(gè)端口））
文件頁(yè)數(shù)： 37/224頁(yè)
文件大?。?/td> 3278K
代理商： IBM25CPC710AB3A100
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch3.fm.01
July 13, 2000
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3. Registers
The registers for the device are specified in three regions. Except for the Standard PCI Configuration Space,
which uses indirect addressing, all the registers can be defined in the upper 16 MB of the 4 GB address
range.
3.1 Standard PCI Configuration Space (x
‘
00
’
to x
‘
68
’
)
There are two sets of PCI Configuration Space registers; one for each PCI bridge. These registers are
accessed by the corresponding PCI bus CFGA (Configuration Address register) which specifies the register
number and operation to perform.
The table
Standard PCI Configuration Register List
on page 28 describes the Specific PCI Host Bridge Regis-
ters supported by the device.
The two registers PSBAR and PPBAR
can be accessed and configured by the CPU or the PCI-64 bus
through configuration cycles.
Each of these registers is described in detail on pages 28 through 56.
3.2 Specific PCI Host Bridges Space (BAR + x
‘
000F 6110
’
to BAR +x
‘
000F 9810
’
)
There are two almost identical sets of registers, one for each PCI bridge. The table
Specific PCI Host Bridge
Register List
on page 57 describes the Specific PCI Host Bridge Registers supported. To set these registers,
enable the PCI-64 or PCI-32 bit in the Connectivity Configuration Register (CNFR x
‘
FF00 000C
’
).
Depending
on the value of the Base Address Register (BAR x
‘
FF20 0018
’
),
the CPU can access either the PCI-32 or
PCI-64 register space.
Each of these registers is described in detail on pages 57 through 88.
3.3 System Space Address Map (x
‘
FF00 0000
’
to x
‘
FFFF FFFF
’
)
The upper 16 MB of the 4 GB address range is reserved for system support functions. The table
Standard
System Registers List
on page 89 describes the System Space Registers supported. These registers are
defined as Big Endian unless otherwise noted. If the processor is operating in Little Endian mode, software
must issue Load & Store reverse instructions to access these registers.
The device responds to all addresses listed in the table
Standard System Registers List
on page 89 with a
minimum granularity of 4 K blocks. Accesses to these registers must be single word accesses on word
boundaries or unpredictable results may occur.
Each of these registers is described in detail on pages 89 through 125.
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