- 您現(xiàn)在的位置：買賣IC網 > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 5/224頁 |
| 文件大小： | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
第1頁第2頁第3頁第4頁當前第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁
IBM Dual Bridge and Memory Controller
dbamc01TOC.fm.01
July 13, 2000
Page iii
3.7.21 System I/O Register 0 (SIOR0) ..........................................................................................123
3.7.22 System I/O Register 1 (SIOR1) ..........................................................................................124
3.8 DMA Registers Space ..................................................................................................................125
3.8.1 DMA Global Control (GSCR) ................................................................................................125
3.8.2 DMA Global Status (GSSR) .................................................................................................126
3.8.3 DMA Transfer Control (XSCR) .............................................................................................127
3.8.4 DMA Transfer Status (XSSR) ...............................................................................................128
3.8.5 DMA Transfer PCI Address (XPAR) .....................................................................................130
3.8.6 DMA Transfer Write Back Address (XWAR) ........................................................................131
3.8.7 DMA Transfer Translated Address (XTAR) ..........................................................................132
3.9 System Standard Configuration Registers Space ....................................................................133
3.9.1 Device Characteristics Register (DCR) ................................................................................133
3.9.2 Device ID Register (DID) ......................................................................................................135
3.9.3 Base Address Register (BAR) ..............................................................................................136
3.9.4 Device Specific Configuration Space ...................................................................................137
3.9.5 PCI BAR Enable Register (PCIENB) ....................................................................................137
4. Addressing Model ....................................................................................................139
4.1 Address Maps ...............................................................................................................................139
4.2 CPU to PCI Addressing Model ....................................................................................................139
4.2.1 PREP and FPHB Modes ......................................................................................................139
4.2.2 Peripheral I/O Address Translation ......................................................................................141
4.3 PCI to System Memory ................................................................................................................142
4.3.1 PowerPC Reference Platform (PREP) Mode .......................................................................142
4.3.2 Flexible PCI Host Bridge (FPHB) Mode ...............................................................................145
4.4 60x Interface .................................................................................................................................145
4.4.1 Overview ...............................................................................................................................145
4.4.2 Endian Support .....................................................................................................................146
4.4.3 Processor Behavior in LE Mode ...........................................................................................146
4.4.4 Endian Behavior ...................................................................................................................146
4.5 60x Bus Arbiter Description ........................................................................................................149
4.5.1 Rotating Priority Resolution ..................................................................................................149
4.5.2 Address Bus Pipelining .........................................................................................................150
4.5.3 Arbiter Requirements ............................................................................................................150
4.5.4 Bus Enhancements ..............................................................................................................151
4.5.5 60x Bus Transfer Types and Sizes .......................................................................................152
4.6 Data Gathering .............................................................................................................................155
4.7 SYNC and EIEIO ...........................................................................................................................156
4.8 Address Retry (SYS_ARTRY) ......................................................................................................156
4.8.1 Precharging SYS_ARTRY and SYS_SHD ...........................................................................156
4.8.2 SYS_ARTRY Assertions ......................................................................................................156
4.8.3 Recommended SYS_ARTRY Procedure .............................................................................156
4.9 Locking Signal DLK .....................................................................................................................157
4.10 60x Bus Configuration ...............................................................................................................157
4.11 Error Handling for CPU-Initiated Transactions .......................................................................158
4.11.1 Checkstop Errors ................................................................................................................158
4.12 Memory Controller .....................................................................................................................162
4.12.1 Overview .............................................................................................................................162
4.12.2 Bank Definitions ..................................................................................................................163
4.12.3 SDRAM Banks ....................................................................................................................163
相關PDF資料 |
PDF描述 |
|---|---|
| IBM3206K0424 | IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網絡資源管理）) |
| IBM3209K3114 | IBM Packet Routing Switch Serial Interface Converter(IBM封裝路線選擇開關串行接口轉換器) |
| IBM32NPCXX1EPABBE66 | IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網絡資源管理）) |
| IBM39MPEGCS24DPFA16C | High Performance Audio/Video Decoder(高性能音頻/視頻譯碼器) |
| IBM39MPEGCS24PFA16C | High Performance Audio/Video Decoder(高性能音頻/視頻譯碼器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| IBM25CPC710BB3B100 | 制造商:IBM 功能描述: |
| IBM25CPC710CF3B133 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| IBM25EB750CLWINHCK00 | 制造商:IBM Microelectronics 功能描述:750CL REF DES KIT - HW & SW - Boxed Product (Development Kits) 制造商:IBM 功能描述:IBM IBM25EB750CLWINHCK00 Development Kits |
| IBM25EB750GXWINHIC00 | 制造商:IBM 功能描述:750GX REF DESIGN KIT, HDW & SOFTWARE - Boxed Product (Development Kits) |
| IBM25EMPPC740DBUB2330 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|255PIN|CERAMIC |
發(fā)布緊急采購，3分鐘左右您將得到回復。