參數(shù)資料
型號(hào): IBM25CPC710AB3A100
廠商: IBM Microeletronics
英文描述: IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器(連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口))
中文描述: IBM的雙橋和內(nèi)存控制器(IBM的雙橋和存儲(chǔ)器控制器(連接帶同步動(dòng)態(tài)RAM的存儲(chǔ)器的Power PC處理器60倍的PCI總線和兩個(gè)端口))
文件頁數(shù): 77/224頁
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代理商: IBM25CPC710AB3A100
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch3.fm.01
July 13, 2000
Page 65 of 208
The following table describes how to program this register.
5 - 7
ARB Level To Park.
Contains the encoded arbitration level to park when bus is idle:
For PCI-64, level 000 is for device, level 001 for agent
0
and so on.
For PCI-32, level 000 is for agent
0
, level 001 for agent
1
and so on.
8 - 11
IRDY Count.
Contains the number of PCI clocks times 8 that device waits before detecting a time-out condition. A value
of zero disables the time-out check.
12 - 15
TRDY Count.
Contains the number of PCI clocks times 8 that device waits before detecting a time-out condition. A
value of zero disables the time-out check.
16
PCI Queue Enable
0:
PCI logic does not queue requests
1:
PCI logic queues up to two operations
17
PCI-ISA Bridge Deadlock Avoidance Disable
0:
PCI-ISA Bridge is present in the system. Therefore, device will:
1) NOT deactivate P/G_GNT[5] even if other REQs become active (other REQs internally gated)
2) not activate P/G_GNT[5] until 60x bus has flushed all posted PCI 32-bit bus transfers.
1:
PCI-ISA Bridge is NOT present in system, so device treats the P/G_REQ[5] signal like any other PCI bus REQ
signal.
18
Grant Active To Frame Active Time-out Disable
0:
If device grants the PCI bus to a PCI master and other REQs are outstanding, the PCI master must activate the
FRAME signal within 20 cycles or device will deactivate its GNT signal.
1:
Once device has granted the bus to a PCI device, Device waits until it sees FRAME active from that device
before deactivating its grant signal.
Note:
The 20 cycle count is not guaranteed. The timer runs continuously and therefore device could remove the grant
at any time.
19
Issue Flush Snoops Instead Of Kill Snoops
0:
PCI bridge requests the 60x logic to perform Kill snoops on 60x bus for DMAs as normal.
1:
PCI bridge substitutes Flush snoops instead of Kill snoops to the 60x logic. This is to avoid a 604 coherency
problem that exists for Kill snoop operations.
20-31
Reserved
Table 12: Personalization Register Settings
Configuration
Register Bits
0-1
2
3
4
5-7
8-11
12-15
16
17-31
Initial Bringup
0 0
0
m 0
0 0 0
0 0 0 0
0 0 0 0
0
Normal Settings
1 0
0
m 0
0 0 0
1 1 1 1
1 1 1 1
1
Note:
m = Machine Check Processor bit is set to 0 if processor installed in CPU Slot 0, and set to 1 if processor installed in CPU Slot
Bit(s)
Description
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