- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM3206K0424 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 163/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
DMA QUEUES (DMAQS)
Page 163 of 676
17
Error Enqueuing Descriptor
A descriptor was enqueued with a chain length of zero.
16
DMA Descriptor Error
An invalid transfer was described by the value loaded into the Transfer Count and Flag reg-
ister.
15
DMA Descriptor Queue 2
Not Full
The DMA descriptor Queue 2 is not full. This bit always contains the status of the queue
and is therefore is not writable.
14
DMA Descriptor Queue 2
Threshold Exceeded
The threshold for DMA descriptor Queue 2 has been exceeded.
13
DMA Descriptor Queue 2 Full
The DMA descriptor Queue 2 is full. This bit always contains the status of the queue and is
therefore is not writable.
12
DMA Descriptor Queue 1 Not
Full
The DMA descriptor Queue 1 is not full. This bit always contains the status of the queue
and is therefore is not writable.
11
DMA Descriptor Queue 1
Threshold Exceeded
The threshold for DMA descriptor Queue 1 has been exceeded.
10
DMA Descriptor Queue 1 Full
The DMA descriptor Queue 1 is full. This bit always contains the status of the queue and is
therefore is not writable.
9
DMA Descriptor Queue 0 Not
Full
The DMA descriptor Queue 0 is not full. This bit always contains the status of the queue
and is therefore is not writable.
8
DMA Descriptor Queue 0
Threshold Exceeded
The threshold for DMA descriptor Queue 0 has been exceeded.
7
DMA Descriptor Queue 0 Full
The DMA descriptor Queue 0 is full. This bit always contains the status of the queue and is
therefore is not writable.
6
Error Occurred During Descrip-
tor Transfer
Hardware errors occurred transferring the DMA descriptor. The transfer stopped after
detecting the error. If the descriptor transfer is finished or is to be terminated, the byte
count register must be written to clean up the failed descriptor transfer. Before this bit is
reset, the DMA descriptor queue must contain the valid descriptor data or the ®dmt-
dqcn. must be written to the value it contained prior to the descriptor enqueue.
5
Error Occurred During DMA
Transfer Q2
Hardware errors occurred during the last transfer on Queue 2. The transfer stopped after
detecting the error. Inspect GPDMA registers for actual location of error.
4
Error Occurred During DMA
Transfer Q1
Hardware errors occurred during the last transfer on Queue 1. The transfer stopped after
detecting the error. Inspect GPDMA registers for actual location of error.
3
Error Occurred During DMA
Transfer Q0
Hardware errors occurred during the last transfer on Queue 0. The transfer stopped after
detecting the error. Inspect GPDMA registers for actual location of error.
2
DMA Transfer Complete Q2
The DMA transfer has completed for Queue 2.
1
DMA Transfer Complete Q1
The DMA transfer has completed for Queue 1.
0
DMA Transfer Complete Q0
The DMA transfer has completed for Queue 0.
Bit(s)
Function
Description
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