- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM3206K0424 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號(hào)： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 165/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
DMA QUEUES (DMAQS)
Page 165 of 676
30
Restart DMA
When this bit is set, the internal DMA state machine restarts the current DMA that is
stopped, and this bit is reset. The result is this bit will always be read as a
’
0
’
. This bit
should only be used at the specific recommendation of an IBM3206K0424 developer.
29-23
Reserved
Reserved.
22
Disable Descriptor snooping
When set, this bit is the DMA descriptor snooping logic is disabled. When this bit is
enabled, IBM3206K0424 performance may be enhanced.
21
Disable Descriptor prefetch
When set, this bit is the next descriptor prefetch logic is disabled. Otherwise Performance
may be enhanced by enabling this function.
20
Enable Cache Flushes of Local
Descriptor
When set, this bit is all local DMA descriptors are flushed out of BCACH before being used.
This only needs to be used if local DMA descriptors are in Packet Memory and are updated
via the slave interface. Cut-through descriptors do not fall in this category.
19-17
FIFO Length Threshold
This value is used to set the FIFO length threshold. When this threshold is exceeded, bit 23
of the Interrupt Status Register is set.
16
Enable Full Round Robin
Scheduling
When set, this bit is all three DMA queues are of equal priority. When cleared, Queue 0 is
higher priority than queues 1 and 2.
15
Rearbitrate on Descriptor Com-
pletion
When set, this bit is the DMA queues are rearbitrated after each individual DMA descriptor
completes.
14
Rearbitrate on Descriptor Chain
Completion
When set, this bit is the DMA queues are rearbitrated after full DMA descriptor chains com-
plete. This bit takes precedence over bit 15. When both bits 14 and 15 are cleared, the
queues are rearbitrated after each DMA request length operation.
13
True Queue Zero Preference
Scheduling Mode
Bit 13 is provided to ensure compatibility with previous chips. In version 2.1 and before,
Queue 0 would not be scheduled immediately after itself if queue 1 or queue 2 were ready
when a queue 0 DMA completed. This was because it took at least one cycle to reload the
queue registers. In IBM3206K0424, the queue registers are loaded while the arbitration for
the next DMA is being done, if preloading or snooping is enabled. In this case, with bit 17
set, a Queue 0 DMA may be immediately followed by another Queue 0 DMA. With bit 17
reset, the scheduling (with all queues ready) is q0q1q0q2q0q1.... This mode is provided to
give Queue 0 scheduling preference without permitting it to lock out the other two queues.
12
Queue 2 uses on chip SRAM
This bit directs queue 2 to fetch all DMA descriptors from the On-Chip SRAM. Bits 63-18 of
the system descriptor address will be ignored.
11
Queue 1 uses on chip SRAM
This bit directs queue 1 to fetch all DMA descriptors from the On-Chip SRAM. Bits 63-18 of
the system descriptor address will be ignored.
10
Queue 0 uses on chip SRAM
This bit directs queue 0 to fetch all DMA descriptors from the On-Chip SRAM. Bits 63-18 of
the system descriptor address will be ignored.
9
Memory select for
IBM3206K0424 DMA Descriptor
When this bit is set, the DMA descriptors that are located in the IBM3206K0424 are located
in Packet Memory. Otherwise they are located in Control Memory.
8
Memory select for DMA Queueslocated in Control Memory.
7
Enable Register based DMAs
When set, this bit is source, destination, count, and system descriptor address (SDA) regis-
ters can be written to start a DMA.
6
Clear Checksum to All Ones
When this bit is set and the DMAQS Checksum Register is cleared, the DMAQS Check-
sum Register is set to 0xffff. When this bit is cleared and the DMAQS Checksum Register
is cleared, the DMAQS Checksum Register is set to
’
0
’
. This option should be used if the
TCP/IP checksum should never be set to
’
0
’
(0xffff is
‘
0
’
also).
5
Queue on Error
When set, this bit causes any DMA error to log an error event.
4
Endian of DMA Descriptors
When set, this bit indicates that DMA descriptors in system memory are in little endian for-
mat. The default is big endian.
3
Enable Queue 2 DMAs
This bit enables DMA Queue 2.
2
Enable Queue 1 DMAs
This bit enables DMA Queue 1.
1
Enable Queue 0 DMAs
This bit enables DMA Queue 0.
0
Diagnostic Mode
When this bit is set, DMAQS is in diagnostic mode.
Bit(s0
Function
Description
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參數(shù)描述 |
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