- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM3206K0424 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 193/676頁 |
| 文件大?。?/td> | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
Preliminary
IBM Processor for Network Resources
pnr25.chapt04.01
August 14, 2000
The DRAM Controllers (COMET/PAKIT)
Page 193 of 676
15-12
T
RP
Delay
The value of these four bits determines the number of cycles after a bank precharge
starts before the bank may be accessed again. To determine the value needed in
these bits, take the T
parameter from the specification of the SDRAM of the part to
be used, divide by 7.5 ns, and round up if necessary. If Tdpl is 2, Trp may need to be
increased by one to insure correct operation. Suggested values are:
X
’
4
’
6.8 ns SDRAM
X
’
2
’
6 ns ESDRAM
X
’
2
’
7.5 ns ESDRAM
11-8
T
RC
Delay
The value of these four bits determine the bank cycle time. To determine the value
needed in these bits, take the T
parameter from the specification of the SDRAM of
the part to be used, divide by 7.5 ns, and round up if necessary. Suggested values
are:
X
’
A
’
6.8 ns SDRAM
X
’
5
’
6 ns ESDRAM
X
’
5
’
7.5 ns ESDRAM
7-6
Reserved
Reserved
5
POR
When set to
’
1
’
, this bit indicates the POR sequence has not been performed on the
SDRAMs. This bit automatically resets to
’
0
’
when the POR sequence has been per-
formed.
4
Self Refresh
This bit reads
’
1
’
when the SDRAMs are in the self refresh state. This bit reads
’
0
’
when the SDRAMs are not in the self refresh state. This bit is
’
1
’
after a POR or reset.
The exit self refresh operation must be performed before the POR sequence is initi-
ated.
3
Initialize SDRAMs
This bit effectively encapsulates the functions provided by bits 2 and 0. Setting this bit
to
’
1
’
causes the memory controller to take the SDRAMs out of self refresh and per-
form the POR sequence on them. This bit clears itself. When the initialization is com-
plete, bits 4 and 5 should be a
’
0
’
.
2
Start Power on Reset Sequence
When set to
’
1
’
, this bit causes the DRAM controller to initiate the SDRAM power on
sequence. This includes an all-banks precharge, following by a command register
write that sets the CAS latency to 3, the wrap type to sequential, and the burst length
to 1, followed by two refresh cycles. After this sequence is initiated and completed, bit
5 resets and the SDRAMs are ready for normal use.
1
Enter the Self Refresh State
When set to
’
1
’
, this bit causes the SDRAM controller to signal the SDRAMs to go into
the self refresh state. All memory activity is suspended. Once the SDRAMs have
entered the self refresh state, bit 4 will set. This bit will clear itself.
0
Exit the Self Refresh State
When set to
’
1
’
, this bit causes the SDRAM controller to signal the SDRAMs to exit the
self refresh state. Once the SDRAMs have exited the self refresh state, bit 4 will clear.
This bit will clear itself.
Bit(s)
Function
Description
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