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參數(shù)資料
| 型號： | IBM3206K0424 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 42/676頁 |
| 文件大小： | 9810K |
| 代理商： | IBM3206K0424 |
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IBM3206K0424
IBM Processor for Network Resources
Preliminary
DRAM Memory Bus Interface
Page 42 of 676
pnr25.chapt02.01
August 14, 2000
PCI Bus Interface Pin Descriptions
Quantity
Pin Name
Input/Output
Pin Description
1
MFRAME
S/T/S
1
Cycle Frame is driven by the current master to indicate the beginning and duration of an
access.
4
PCBE(3-0)
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins. During address
phase they define the bus command; during data phase they define the byte enables.
1
MSERR
O/D
System Error reports address parity errors, data parity errors on the Special Cycle com-
mand, or any other system error where the result will be catastrophic.
32
PAD(31-0)
S/T/S
1
Address and Data are multiplexed on the same pins. A bus transaction consists of one
address phase and one or more data phases.
1
PPAR
T/S
Parity is even parity across ad(31-0) and C/BE(3-0). Parity generation is required by all
PCI agents.
1
MPERR
S/T/S
1
Parity Error is for reporting data parity errors during all PCI bus transactions except Spe-
cial Cycle.
1
MINTA
O/D
Interrupt A is used to request an interrupt.
1
MINT2
O/D or S/T/S
1
This is an interrupt line that will go active low when sources within the IBM3206K0424 go
active. It can be optionally connected to PCI interrupt B. See Entity 2: on page 135 for
more details.
1
PIDSEL
IN
Initialization Device Select is a chip select during configuration transactions.
1
MDEVSEL
S/T/S
1
Device Select indicates the driving device has decoded its address as the target of the
current transaction.
1
MTRDY
S/T/S
1
Target Ready signals the target agent
’
s ability to complete the current data phase of the
transaction.
1
MIRDY
S/T/S
1
Initiator Ready indicates the bus master
’
s ability to complete the current data phase.
1
MSTOP
S/T/S
1
Stop indicates the current target is requesting the master to stop the current transaction.
1
MGNT
IN
Receives the Bus Grant line after a request has been made.
1
MREQ
S/T/S
1
Requests the bus for an initiator transfer.
32
PAD64(63-32)
S/T/S
1
Address and Data are multiplexed on the same pins and provide 32 additional bits. Also,
these pins are multiplexed with the ENSTATE outputs, which allow debug of various inter-
nal state machines and signals.
4
PCBE64(7-4)
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins for 64-bit transfer
support.
1
MREQ64
S/T/S
1
Request 64-bit transfer. Has the same timing as MFRAME.
1
MACK64
S/T/S
1
Acknowledge 64-bit transfer. Has the same timing as MDEVSEL.
1
PPAR64
S/T/S
1
Parity Upper DWORD is the even parity bit that protects MAD64(63-32) and PCBE(7-4).
When not on a PCI bus supporting 64 bits, this will drive ENSTATE outputs.
1. S/T/S = a sustained tri-state pin owned and driven by one and only one agent at a time. The agent that drives the S/T/S pin low
must drive it high for at least one clock before letting it float. A new agent cannot start driving a S/T/S signal any sooner that one
clock after the previous owner tri-states it. A pullup is required to sustain the inactive state until another agent drives it, and must be
provided by the central resource.
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