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參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 31/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_1intro.fm.06
August 14, 2000
Functional Description
Page 9 of 706
1.9 Functional Description
The PNR has been designed by breaking the implementation of the various functions and dataflows into sep-
arate entities (major functional units).
This processor acts as a conversion unit from a bus memory interface (which is Work Queue oriented) to a
PHY level ATM. To accomplish this, the PNR contains the major functional units listed in
Table 1: Summary
of Entities
on page 9 and shown in
Figure 3: Block Diagram
on page 8.
The entities and their registers are described in this document starting on the page listed in
Table 1
.
Table 1: Summary of Entities
Major Function
Entity Name
Description
See
Page
Control
Processor
Bus
Interface
PCINT
Provides PCI specific interfacing between the external connection and the internal entities.
33
GPDMA
Provides DMA control between System Memory and PNR Packet Memory.
73
INTST
Contains the masking registers that choose which interrupt or status source will be gated onto
one of the two available interrupt I/O pins.
85
DMAQS
Provides the interface to the PNR
’
s DMA master capability. It provides three DMA queues that
hold DMA descriptor chains that are executed in a multiplexed fashion. Together with
GPDMA, a very powerful interface is provided the to software to complete complex tasks
including TCP/IP checksumming for transmit and receive packets.
115
Memory
Control
COMET/PAKITPacket Memory.
137
CHKSM
This entity has two functions. First, it is capable of initializing and/or testing Packet and Con-
trol Memory. Second, it can perform TCP checksums (Two
’
s complement, 16-bit sum with
“
end-around-carry
”
).
153
VIMEM
Responsible for adjusting all addresses provided to the memory control entities.
191
ARBIT
Memory subsystem requestor arbitration.
211
BCACH
Provides the caching function for data transfers on the PCI bus.
233
POOLS
Memory Pool manager.
395
Transmit
Data Path
CSKED
Transmit Cell Scheduler. Responsible for receiving a packet from the processor, determining
when cells from the packets need to be transmitted, and passing this information to the seg-
mentation buffer entity.
243
SEGBF
Segmentation Buffer. Accepts frames from the cell scheduler (CSKED) or software, then gen-
erates ATM cells to send out over the external physical interface. This entity knows or cares
nothing about scheduling cells over time; it will simply construct a cell when it is provided an
address of a logical circuit descriptor to operate on. All rate and scheduling concerns must be
addressed by the CSKED logic or software prior to queueing a frame to SEGBF.
281
Receive
Data Path
REASM
Cell and Packet Reassembly. Top level receive entity that encapsulates all of the receive sub-
entities and includes AAL processing.
301
RXQUE
Receive Queue manager.
351
PHY Level
Interfaces
LINKC
Provides the interface between the PNR and either an ATM PHY device or, when the internal
framer is selected, a serializer/deserializer device.
165
NPBUS
Nodal Processor Bus interface.
387
FRAMR
Full SONET OC-3/STM-1 framing support logic.
507
Hardware
Protocol Assist
PCORE
Embedded 401 Processor Core interface logic.
423
COBRA
Chip OnBoard Risc Architecture, the Embedded 401 Processor Core.
469
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