參數(shù)資料
型號： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網絡資源管理）)
中文描述： IBM的處理器（異步轉換模式（ATM）的32位微處理器的網絡資源（用于網絡資源管理））
文件頁數(shù)： 34/728頁
文件大小： 10145K
代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
IBM Processor for Network Resources
Preliminary
Functional Description
Page 12 of 706
pnr261_1intro.fm.06
August 14, 2000
1.9.3 Register Addressing Overview
Table 2: Memory Map for Registers and Arrays
Address
Entity
Elements Accessed
Notes
XXXX 0000 - 00FF
PCINT
Registers
3.1 The IOP Bus Specific Interface Controller (PCINT)
on page 33
XXXX 0100 - 01FF
GPDMA
Registers & Array
3.2 General Purpose DMA (GPDMA)
on page 73
1, 2
XXXX 0400 - 04FF
INTST
Registers
3.3 Interrupt and Status/Control (INTST)
on page 85
XXXX 0500 - 05FF
CRSET
Registers
3.4 Reset and Power-on Logic (CRSET/CBIST)
on page 105
XXXX 0600 - 08FF
DMAQS
Registers
3.5 DMA Queues (DMAQS)
on page 115
1
XXXX 0900 - 09FF
COMET/PAKIT
Registers
3.6 The DRAM Controllers (COMET/PAKIT)
on page 137
XXXX 0A00 - 0AFF
CHKSM
Registers
3.7 On-chip Checksum and DRAM Test Support (CHKSM)
on page 153
1
XXXX 0B00 - 0BFF
LINKC
Registers
3.8 The PHY Interface (LINKC)
on page 165
XXXX 0D00 - 0DFF
VIMEM
Registers
3.9 Virtual Memory Logic (VIMEM)
on page 191
XXXX 0E00 - 0EFF
ARBIT
Registers
3.10 Memory Arbitration Logic (ARBIT)
on page 211
XXXX 1000 - 1FF
BCACH
Registers
3.11 The Bus DRAM Cache Controller (BCACH)
on page 233
XXXX 1100 - 117F
BCACH
Array
3.11 The Bus DRAM Cache Controller (BCACH)
on page 233
XXXX 1200 - 3FF
CSKED
Registers & Array
3.12 Transmit Scheduler (CSKED)
on page 243
XXXX 1400 - 5FF
SEGBF
Registers & Array
3.13 Transmit Buffer Segmentation (SEGBF)
on page 281
XXXX 1600 - 7FF
REASM
Registers & Array
3.14 Cell/Packet Reassembly (REASM)
on page 301
XXXX 1800 - FFF
RXQUE
Registers
3.15 Receive Queues (RXQUE)
on page 351
XXXX 2000 - 2018
NPBUS
Registers & External EEPROM & Soner Framer Core
3.16 Nodal Processor Bus Interface Logic (NPBUS)
on page 387
3
XXXX 2400 - 7FF
PHY 1
Registers
3.16.6 PHY 1 Registers
on page 393
XXXX 2800 - 2BFF
PHY 2
Registers
3.16.7 PHY 2 Registers
on page 394
XXXX 2C00 - 2FFF
Reserved
Reserved
XXXX 3000 - 3FFF
POOLS
Registers & Arrays
3.17 Buffer Pool Management (POOLS)
on page 395
1. Not all addresses are used in this space.
2.
GPDMA Array
on page 83 tells how to get at the arrays since the array is not memory mapped.
3.
NPBUS EPROM Address/Command Register
on page 392 tells how to access EEPROMs and the Sonet Framer Core.
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