參數(shù)資料
型號(hào)： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理））
文件頁(yè)數(shù)： 40/728頁(yè)
文件大?。?/td> 10145K
代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
IBM Processor for Network Resources
Preliminary
DRAM Memory Bus Interface
Page 18 of 706
pnr261_2io.fm.06
August 14, 2000
Table 4: DRAM Memory Bus Interface Signal Descriptions
Signal Name
Quantity
Type
Function
Description
PM0CS(3-0)
4
Output
Packet Memory SRAM chip selects
PM0CS(3-2) are bank address lines 1 and 0 and
PM0CS(1-0) are the chip selects for the two arrays
when using SDRAM for Packet Memory. When
using SRAM, they are either the four chip selects or
are eight-encoded chip selects and a valid signal.
CM0CS(3-0)
4
Output
Control Memory SRAM chip selects
CM0CS(3-2) are bank address lines 1 and 0 and
CM0CS(1-0) are the chip selects for the two arrays
when using SDRAM for Control Memory. When
using SRAM, they are either the four chip selects or
are eight-encoded chip selects and a valid signal.
PM0DQM(3-0)
4
Output
Packet memory DQM lines
PMDQM(3-0) are the DQM lines when using
SDRAM for Packet Memory. They are identical cop-
ies of output enable when using SRAM.
PMDQM(3-2) is just another copy of PMDQM(1-0)
to reduce loading on the nets.
CM0DQM(3-0)
4
Output
Control memory DQM lines
CM0DQM(3-0) are the DQM lines when using
SDRAM for Control Memory. They are identical
copies of output enable when using SRAM.
CM0DQM(3-2) is just another copy of CM0DQM(1-
0) to reduce loading on the nets.
PMSYNRAS(1-0)
2
Output
RAS signal for packet synchronous
DRAM
PMSYNRAS(1-0) are identical copies of the RAS
signal for Packet Memory when using SDRAM.
They are byte enables (3-2) when using SRAM.
CMSYNRAS(1-0)
2
Output
RAS signal for control synchronous
DRAM
CMSYNRAS(1-0) are identical copies of the RAS
signal for Control Memory when using SDRAM.
They are byte enables (3-2) when using SRAM.
PMSYNCAS(1-0)
2
Output
CAS signal for packet synchronous
DRAM
PMSYNCAS(1-0) are identical copies of the CAS
signal for Packet Memory when using SDRAM.
They are byte enables (1-0) when using SRAM.
CMSYNCAS(1-0)
2
Output
CAS signal for control synchronous
DRAM
CMSYNCAS(1-0) are identical copies of the CAS
signal for Control Memory when using SDRAM.
They are byte enables (1-0) when using SRAM.
PMWE(1-0)
2
Output
Packet Memory write enable
Packet memory write enable.
CMWE(1-0)
2
Output
Control Memory write enable
Control memory write enable.
PMCLK(4-0)
5
Output
Packet Memory clock
Five identical copies of the Packet Memory clock.
When wiring Packet Memory to the PNR, it should
be noted that the clock skews (relative to the fastest
copy of the Packet Memory clock) increase in the
following order: PMCLK(0), PMCLK(1), PMCLK(2),
PMCLK(3), PMCLK(4). Therefore, systems not
using all the available copies of the Packet Memory
clock should wire clocks to memory modules begin-
ning with the first in this list.
PMCLKE
1
Output
Packet Memory clock enable
Clock enable for Packet Memory when using
SDRAM.
CMCLK(4-0)
5
Output
Control Memory clock
Five identical copies of the Control Memory clock.
When wiring Control Memory to the PNR, it should
be noted that the clock skews (relative to the fastest
copy of the Control Memory clock) increase in the
following order: CMCLK(1), CMCLK(4), CMCLK(2),
CMCLK(3), and CMCLK(0). Therefore, systems not
using all the available copies of the Control Memory
clock should wire clocks to memory modules begin-
ning with the first in this list.
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IBM37RGB524CF17A 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Video DAC with Color Palette (RAMDAC)
IBM37RGB524CF22A 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Video DAC with Color Palette (RAMDAC)
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