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參數(shù)資料
| 型號(hào)： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁(yè)數(shù)： | 47/728頁(yè) |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_2io.fm.06
August 14, 2000
PHY Bus Interface
Page 25 of 706
Table 9: PHY Bus Signal Descriptions
(Page 1 of 3)
Signal Name
Quantity
Type
Function
Description
FYTDAT (15-0)
16
Output
PHY Transmit Data
When using an external PHY, this 16-pin bus carries the ATM
CELL octets that are loaded in the PHY Transmit FIFO. When
using the internal framer, bits 15, 14, and 13 are used for the
RX HDLC interface signals OFPrxR1Data, OFPrxR1DS, and
OFPrxRclk, respectively.
FYTPAR (1-0)
2
Output
Transmit Data Parity
When using an external PHY, these are byte parity signals for
FYTDAT. When using the internal framer, bit 1 provides the
RX Out-Of-Frame indication, OOF, and bit 0 provides the opti-
cal/electrical module transmit shutdown control signal, OFPtx-
SDown. When using a POS-PHY, bit zero provides the TERR
signal.
FYTSOC
1
Output
Transmit start of Cell
When using an external PHY, this indicates the start of cell on
FYTDAT. When using the internal framer, this provides the TX
HDLC interface signal, OFPtxT1Dclk. When using a POS-
PHY, this indicates TSOP.
FYTWRB
1
Output
Transmit write strobe
When using an external PHY, this signal is used to write ATM
cells to the transmit FIFO. When using the internal framer, this
signal provides the 19.44MHz TX clock, RefClkT. When using
a Utopia Cell or POS-PHY interface, this signal provides the
write clock based on the clock received on the TXCLK pin.
FY0TENB
1
Output
Transmit write enable
When using an external PHY, this indicates that transmit data
to the PHY is valid. When using the internal framer, this pro-
vides the TX HDLC interface signal, OFPtxT1DS.
FY0RENB
1
Output
Receive write enable
When using an external PHY, this indicates to the PHY that the
PNR is ready to accept data. When using the internal framer,
this provides the clock recovery reset signal, RSTCRec1.
FYRRDB
1
Output
Receive ready strobe
When using an external PHY, this is used to read ATM cells
from the PHY receive FIFO. When using the internal framer,
this signal provides the 19.44MHz RX clock, RxByClk. When
using a Utopia Cell or POS-PHY interface, this signal provides
the write clock based on the clock received on the RXCLK pin.
FYRDAT(15-0)
16
Input
PHY Receive Data
When using an external PHY, this 16-pin bus carries the ATM
CELL octets that are read from the PHY Receive FIFO.
FYRPAR(1-0)
2
Input
PHY Receive Data Parity
When using an external PHY, these are byte parity signals for
FYRDAT. When using the internal framer, bit 1 provides the
optical/electrical module low power indication signal, OFPtx-
LPow, and bit 0 is not used. When using a POS-PHY, bit 0
should be connected to RERR.
FYRSOC
1
Input
Receive start of Cell
When using an external PHY, this signal indicates the start of
cell on the FYRDAT bus.
FYRCA
1
Input
Receive Cell Available
When using an external PHY, this indicates that a cell is avail-
able in the receive FIFO. When using an internal framer, this
signal is not used. When using a POS-PHY, this signal must
be connected to PRPA.
Note:
Because some of the PHY transmit I/Os are used for receive framer functions and vice versa, there are some restrictions on how
the interfaces can be used.
1. If the transmit path is using an external PHY and the receive path is using the internal framer, FYTPAR(1) will provide Out of Frame
(OOF) status to the framer and will not be available as a parity output. This is only a concern if the PHY uses a 16-bit data interface
and parity is being used.
2. If the receive path is using an external PHY and the transmit path is using the internal framer, FYRPAR(1) will provide OFPtxLPow
status to the framer and will not be available as a parity input. This is only a concern if the PHY uses a 16-bit data interface.
If the transmit path is using an external PHY and the receive path is using the internal framer, and the external PHY has a 16-bit data
interface, then the receive HDLC interface cannot be used. The three I/O for the RX HDLC interface will instead take on the function of
FYTDAT(15-13).
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PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| IBM32NPR100EXXCAB133 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor |
| IBM32NPR101EPXCAC133 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor |
| IBM35CPC945C03C-2 | 制造商:IBM 功能描述: |
| IBM37RGB524CF17A | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Video DAC with Color Palette (RAMDAC) |
| IBM37RGB524CF22A | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Video DAC with Color Palette (RAMDAC) |
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