參數(shù)資料
型號： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理））
文件頁數(shù)： 58/728頁
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代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
IBM Processor for Network Resources
Preliminary
The IOP Bus Specific Interface Controller (PCINT)
Page 36 of 706
pnr261_3pcint.fm.06
August 14, 2000
24
8
Data Parity
Detected
This bit is implemented by this bus master. It is set when this agent asserts PERR or
observeS PERR asserted, and this agent setting the bit acted as the bus master for the
operation in which the error occurred, and bit 6 of PCINT Configuration Word 1 is set.
23
7
Fast Back-to-Back
Capable
Defaults to
‘
1
’
unless by external EPROM code. See
3.16: Nodal Processor Bus Interface
Logic (NPBUS)
on page 387 for details.
22
6
Reserved
Defaults to
‘
0
’
unless set by external EPROM. See
3.16: Nodal Processor Bus Interface
Logic (NPBUS)
on page 387 for details.
21
5
66MHz Capable
Defaults to
‘
1
’
unless set by external EPROM. See
3.16: Nodal Processor Bus Interface
Logic (NPBUS)
on page 387 for details.
20
4
Capabilities List
This bit on indicates that this device implements the pointer for a New Capabilities linked
list at the offset 34th. See the PCI spec revision 2.2 for more details on New Capabilities.
Defaults to
‘
1
’
unless set by external EPROM code. See
3.16: Nodal Processor Bus Inter-
face Logic (NPBUS)
on page 387 for details.
19-16
3-0
Reserved
Reserved.
15-10
15-10
Reserved
Reserved.
9
9
Fast Back-to-Back
Enable
This bit can be set to a value, but is ignored by this DMA master since it never drives
these types of cycles. This slave, as indicated by bit 23, however, can handle fast back-
to- back addresses to it. Initialization software will set this bit if all targets are fast back-to-
back capable.
8
8
SERR Enable
If this bit is
‘
1
’
, the SERR driver is enabled.
7
7
Wait Cycle Control This bit is hard-wired to
‘
0
’
because stepping is not supported by this master.
6
6
Parity Error
Response
When this bit is
‘
1
’
, normal action is taken when a parity error is detected. When it is
‘
0
’
,
any parity errors detected are ignored and normal operation is continued.
5
5
VGA Palette
Snoop
This bit is not implemented.
4
4
Memory Write and
Invalidate Enable
This bit is not implemented.
3
3
Special Cycles
This bit is set to
‘
0
’
, and will not monitor Special Cycle operations.
2
2
Bus Master Enable If this bit is
‘
1
’
, this device will be allowed to act as a bus master.
1
1
Memory Space
Enable
If this bit is
‘
1
’
, this device will respond to memory space accesses.
0
0
I/O Space Enable
If this bit is
‘
1
’
, this device will respond to I/O space accesses.
Bit(s)
PCI Spec
Name
Description
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