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參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) |
| 中文描述： | IBM的處理器（異步轉換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理）） |
| 文件頁數(shù)： | 65/728頁 |
| 文件大小： | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_3pcint.fm.06
August 14, 2000
The IOP Bus Specific Interface Controller (PCINT)
Page 43 of 706
3.1.11 PCINT Base Addresses 3-6 (Memory)
This register specifies the base address of where in PCI memory space the PNR memory will be mapped.
When written with
‘
1
’
s and read back, the least significant bits read back as
‘
0
’
will indicate the amount of
memory space required for this device to operate. For example, when a value of x
‘
FFFF FFFF
’
is written, a
value read of x
‘
FFFF FF00
’
indicates that 256 bytes of address space this required. See bit definitions.
The mapping for the base address of registers into PNR
’
s memory is one-to-one, assuming a memory win-
dowing option is not set in the PCINT Base Addr Control Register for that base address register (BAR). Multi-
ple BARs are only used to use a given system memory map more efficiently. As required by the BAR, the
addresses are size-aligned. For example, a 16 MB size could be represented with one BAR as one 16 MB
size aligned on a 16 MB boundary. However, four 4 MB BARs could represent the same 16 MB size but be
aligned on any 4 MB boundary. The value in any of the BARs does not map directly to any particular PNR
memory structure, such as Control Memory. The addresses are mapped using the Virtual, Packet, and Con-
trol base address registers in VIMEM.
When in 64-bit Addressing Mode (Bit 7 of PCINT 64-bit Control Register is set to
‘
1
’
):
Length
32 bits
Type
Read/Write
Address
Reg 3
XXXX 0018
Reg 4
XXXX 001C
Reg 5
XXXX 0020
Reg 6
XXXX 0024
Power On Reset Value
(Big Endian)
x
‘
0000 0008
’
Power On Reset Value
(Little Endian)
x
‘
0800 0000
’
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
3.1.18: PCINT Base Address Control Register
on page 51), or an I/O cycle. This
register is documented as big endian, but how data is presented on the PCI bus
depends on how the controls are set in the PCINT Endian Control Register.
If one of these registers is not enabled (see
3.1.18: PCINT Base Address Control
Register
on page 51), then a read of that register will return all
‘
0
’
s. The power on
value stated below assumes that the register is enabled. Normally, configuration
code will just read these registers to find out what is there. To enable more that the
default of registers 3 and 4, the use of external EPROM code could be used. See
3.16: Nodal Processor Bus Interface Logic (NPBUS)
on page 387 for details.
Base Address
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
PCI Spec
Name
Description
31-0
31-0
Upper Part of Base
Address
This register is used to hold the upper 32 bits of address during a 64-bit addressing dual
cycle access.
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