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參數(shù)資料
| 型號(hào)： | IBMN312404CT3 |
| 廠商： | IBM Microeletronics |
| 英文描述： | 128Mb(2Mbit x 16 I/O x 4 Bank) Synchronous DRAM(128M位(2M位 x 16 I/O x 4 組)同步動(dòng)態(tài)RAM) |
| 中文描述： | 128Mb的（2Mbit的× 16的I / O × 4行）同步DRAM（128兆位（200萬(wàn)位× 16的I / O × 4組）同步動(dòng)態(tài)RAM）的 |
| 文件頁(yè)數(shù)： | 24/66頁(yè) |
| 文件大?。?/td> | 1696K |
| 代理商： | IBMN312404CT3 |
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IBMN312164CT3
IBMN312404CT3
128Mb Synchronous DRAM - Die Revision B
IBMN312804CT3
Preliminary
IBM Corporation. All rights reserved.
Use is further subject to the provisions at the end of this document.
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06K7582.H03335A
10/00
Burst write operations will be terminated by the Precharge command. The last write data that will be properly
stored in the device is that write data that is presented to the device a number of clock cycles prior to the Pre-
charge command equal to the Data-in to Precharge delay, t
DPL
.
Precharge Termination of a Burst Write
COMMAND
NOP
NOP
NOP
WRITE Ax
0
CK
T0
T2
T1
T3
T4
T5
T6
T7
T8
NOP
NOP
NOP
DIN Ax
1
DIN Ax
2
t
DPL
DIN Ax
0
t
CK2
,
DQs
CAS latency = 2
NOP
DIN Ax
1
DIN Ax
2
DIN Ax
0
t
CK3
,
DQs
CAS latency = 3
DQM
Precharge A
t
DPL
is an asynchronous timing and may be completed in one or two clock cycles
depending on clock cycle time.
(Burst Length = 8, CAS Latency = 2, 3)
t
DPL
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PDF描述 |
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