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參數(shù)資料
| 型號(hào)： | IBMN612404GT3B |
| 廠商： | IBM Microeletronics |
| 英文描述： | 128Mb Double Data Rate Synchronous DRAM(128M位高速CMOS同步動(dòng)態(tài)RAM（采用雙數(shù)據(jù)速率結(jié)構(gòu)）) |
| 中文描述： | 128Mb的雙數(shù)據(jù)速率同步DRAM（128兆位高速的CMOS同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（采用雙數(shù)據(jù)速率結(jié)構(gòu)）） |
| 文件頁(yè)數(shù)： | 7/79頁(yè) |
| 文件大?。?/td> | 1324K |
| 代理商： | IBMN612404GT3B |
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IBMN612404GT3B
IBMN612804GT3B
Preliminary
128Mb Double Data Rate Synchronous DRAM
06K0566.F39350B
1/01
IBM Corporation. All rights reserved.
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Page 7 of 79
Block Diagram (16Mb x 8)
R
1
DQS
Clk
DLL
RAS
CAS
CK
CSn
WE
CK
C
Column-Address
Counter/Latch
Mode
Registers
10
C
D
A0-A11,
BA0, BA1
CKEn
12
14
I/O Gating
DM Mask Logic
Array
(4096 x 512 x 16)
Sense Amplifiers
Bank1
Bank2
Bank3
12
9
1
2
2
R
8
8
8
RInput
1
1
1
1
1
16
16
2
16
clk
Data
Mask
Data
Clk
COLo
COLo
COLo
clk
in
M
GeDQS
8
8
8
8
8
16
DQ0-DQ7,
DM
DQS
1
R
Write
FIFO
Dri&
Note:
This Functional Block Diagram is intended to facilitate user understanding of the operation of
the device; it does not represent an actual circuit implementation.
Note:
DM is a unidirectional signal (input only), but is internally loaded to match the load of the bidi-
rectional DQ and DQS signals.
Column
Decoder
512
R
1
8
B
R
&
4096
A
D
B
QFC
generator
DRVR
QFC
(Optional)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IBMN612804GT3B | 128Mb Double Data Rate Synchronous DRAM(128M位高速CMOS同步動(dòng)態(tài)RAM（采用雙數(shù)據(jù)速率結(jié)構(gòu)）) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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