參數(shù)資料
型號: ICS527R-02IT
元件分類: 時鐘及定時
英文描述: 527 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封裝: 0.150 INCH, 0.025 INCH PITCH, MO-153, SSOP-28
文件頁數(shù): 7/8頁
文件大?。?/td> 156K
代理商: ICS527R-02IT
Clock Slicer User Configurable PECL Input Zero Delay Buffer
MDS 527-02 F
7
Revision 022806
Integrated Circuit Systems, Inc.
525 Race Street, San Jose, CA 95126 tel (408) 297-1201 www.icst.com
ICS527-02
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C
Note 1: Assumes clocks with same rise time, measured from rising edges at VDD/2.
Input Capacitance
CIN
Except PECLIN and
FBIN
5pF
Short Circuit Current
IOS
±70
mA
On-chip pull-up resistor
RPU
270
k
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
1.5
200
MHz
Output Frequency, CLK1
FOUT
0 to +70
°C2.5
160
MHz
-40 to +85
°C4
140
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
1
ns
Output Fall Time
tOF
2.0 to 0.8 V, CL=15 pF
1
ns
Output Duty Cycle (% high
time)
tOD
Measured at VDD/2,
CL=15 pF
45
50
55
%
Power Down Time, PDTS low to
clocks tri-stated
50
ns
Power Up Time, PDTS high to
clocks stable
10
ms
Absolute Clock Period Jitter
tja
Deviation from mean
± 90
ps
One sigma Clock Period Jitter
tjs
40
ps
Input to output skew
tIO
PECLIN to CLK1,
Note 1
-250
250
ps
Device to device skew
tpi
Common PECLIN,
measured at FBIN
0500
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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PDF描述
ICS527R-02LFT 527 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
ICS5300-3V44 PALETTE-DAC DSPL CTLR, PQCC44
ICS5300-1V44 PALETTE-DAC DSPL CTLR, PQCC44
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參數(shù)描述
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