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參數資料
| 型號： | ICS650R-11IT |
| 元件分類： | 時鐘產生/分配 |
| 英文描述： | 133.33 MHz, OTHER CLOCK GENERATOR, PDSO20 |
| 封裝： | 0.150 INCH, SSOP-20 |
| 文件頁數： | 3/4頁 |
| 文件大?。?/td> | 826K |
| 代理商： | ICS650R-11IT |
ICS650-11B
BroadCom Networking Clock Synthesizer
MDS 650-11B C
3
Revision 012005
Printed 11/14/04
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA 95126(408)295-9800tel www.icst.com
PRELIMINARY INFORMATION
Parameter
Conditions
Minimum
Typical
Maximum
Units
ABSOLUTE MAXIMUM RATINGS (n
note 1)
Supply voltage, VDD
Referenced to GND
7
V
Inputs and Clock Outputs
Referenced to GND
-0.5
VDD+0.5
V
Ambient Operating Temperature
-40
85
°C
Soldering Temperature
Max of 20 seconds
260
°C
Storage temperature
-65
150
°C
DC CHARACTERISTICS (VDD = 3.3V
V unless noted)
Operating Voltage, VDD
3
5.5
V
Input High Voltage, VIH, X1 pin only
VDD/2 + 1
VDD/2
V
Input Low Voltage, VIL, X1 pin only
VDD/2
VDD/2 - 1
V
Output High Voltage, VOH
IOH=-12mA
2.4
V
Output Low Voltage, VOL
IOL=12mA
0.4
V
Output High Voltage, VOH, CMOS level
IOH=-8mA
VDD-0.4
V
Operating Supply Current, IDD
No Load
35
mA
Short Circuit Current
Each output
±50
mA
AC CHARACTERISTICS (VDD = 3.3V
V unless noted)
Input Frequency
25.000
MHz
Output Clock Rise Time
0.8 to 2.0V
1.5
ns
Output Clock Fall Time
2.0 to 0.8V
1.5
ns
Output Clock Duty Cycle, except 25 MHz
At VDD/2
45
50
55
%
Frequency error
All clocks
0
ppm
Absolute Jitter, short term
Variation from mean
175
ps
Electrical Specifications
Notes:
1. Stresses beyond those listed under Absolute Maximum Ratings could cause permanent damage to the device. Prolonged
exposure to levels above the operating limits but below the Absolute Maximums may affect device reliability.
External Components
The ICS650-11B requires a minimum number of external components for proper operation. Decoupling
capacitors of 0.01F should be connected between each VDD and GND on Pins 4 and 6, and Pins 16 and
14, as close to the ICS650-11B as possible. A series termination resistor of 33
may be used for each clock
output. The 25.00 MHz crystal must be connected as close to the chip as possible. The crystal should be a
fundamental mode (do not use third overtone), parallel resonant. Crystal capacitors should be connected
from pins X1 to ground and X2 to ground to optimize the initial accuracy. The value of these capacitors is
given by the following equation, where CL is the crystal load capacitance: Crystal caps (pF) = (CL-6) x 2. So
for a crystal with 16 pF load capacitance, two 20 pF caps should be used.
相關PDF資料 |
PDF描述 |
|---|---|
| ICS650R-12LF | 108 MHz, VIDEO CLOCK GENERATOR, PDSO20 |
| ICS651G-03T | 80 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| ICS662M-03TR | 662 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS662M-03LF | 662 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS663MILF | 663 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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